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컴퓨터 / 하드웨어 : 컴퓨터와 하드웨어, 주변기기에 관련된 이야기, 소식, 테스트, 정보를 올리는 게시판입니다.

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참고/링크 http://www.pcworld.com/article/3185875/h...parts.html

intel_tech_manu_1-100715590-large.jpg

기존의 반도체들은 모든부분이 같은 공정으로 제작되었는데요 하지만 이경우 특정부분의 문제로 인해 수율이 저하된다든지 여러 문제가 발생할 수 있습니다

intel_tech_manu_2-100715589-large.jpg

하지만 인텔은 앞으론 Embedded Multi-die Interconnect Bridge,줄여서 EMIB라는 기술을 통해 서로 다른 공정에서 제작된 부분을 하나로 통합하여 제품을 만들어 낼 수 있다고 발표하였습니다

이렇게 되면 cpu와 그래픽부분은 10nm으로 만들게 되지만 I/O나 다른부분들은 22nm을 사용하여 이를 한번에 패키징 하는것이 가능하게 되는것입니다

현재 인텔은 어느세대 cpu,SoC에 적용할지는 밝히지 않았지만 알테라의 Altera Stratix 10 FPGA가 이기슬을 사용하였다고 하는군요



  • profile
    탕탕치킨 2017.03.29 18:54
    좋은 기술이네요. 전세대 공정도 같이 이용할 수 있으니 이걸로 수율의 압박을 좀 줄일 수 있을려나요?
  • profile
    Touchless 2017.03.29 19:15
    모듈식 스마트폰 같은 느낌이네요.
  • profile
    Renfro.      the last resort 2017.03.29 19:37
    갈수록 미세공정이 어려워지긴 하지만 저런 혼종은 좀 싫네요...
  • ?
    archwave 2017.03.29 19:48
    당연히 이런 방향으로 갔어야 하는거죠.

    외부와 연결되는 인터페이스는 칩 외부로 신호를 보내기 위해 어느 정도 이상 구동 전류를 가져야 하죠. 미세공정이 되면 트랜지스터당 구동 전류 능력은 오히려 더 떨어지고 이걸 만회하기 위해 트랜지스터 면적을 키우거나 수량을 늘리면 결국 그 전 세대와 대동소이한 면적이 됨.

    다이중의 상당히 많은 부분들이 22nm 아니 28 nm 로도 충분하고도 남거든요. 10 Gbps 클래스의 고속 인터페이스를 갖춘 FPGA 조차 28 nm 로 만들어지는 칩들이 무척 많음.
  • ?
    RuBisCO 2017.03.29 22:48
    저렇게 Off-die로 때우면 모바일에서는 바로 그 문제가 발목을 잡습니다. SoC화 하는게 괜히하는게 아니죠.
  • profile
    neon 2017.03.29 20:09
    core/comm/IO 간 통신은 QPI로 떼우는건가..
  • ?
    archwave 2017.03.29 22:10
    QPI 는 칩 외부로 왔다 갔다 하는 용도이고, QPI 보다 더 넓고 빠른 인터페이스 쓰겠죠. 아마 링버스 노드를 연결하는 식이 아닐지..
  • ?
    히로리아 2017.03.29 22:49
    데스크탑 이상에서는 좋을것 같네요
  • profile
    냐아      (대충 좋은 소리) 2017.03.30 05:04
    갈수록 공정미세화가 어려워지는거군요. 저렇게 하면 발열이 극심할거 같은데..
  • ?
    archwave 2017.03.30 14:15
    공정미세화가 어려워져서 그런게 아니라, 공정 한 단계 진행할 때마다 생산 설비 투자가 천문학적으로 늘어나서 그런겁니다.

    예전 공정은 메인보드칩셋에 만드는데 쓰고 이런 식으로 활용하는 것도 앞으로 SoC 화가 진행되면 될수록 의미없어져갈테니까요.

    저렇게 한다 해서 발열 극심해지지도 않습니다. 오히려 여러개의 다이로 분할되는 덕분에 열 방출에는 이득일 수 있고요.
  • profile
    냐아      (대충 좋은 소리) 2017.03.30 19:54
    그게 "어려워지는거" 아닌가요..?

    열방출은 확실히 그런 면도 있네요.
  • ?
    너내눈 2017.04.02 14:55
    신기하네요
  • ?
    이계인 2017.04.05 20:16
    이렇게 하면 부분불량 개수가 줄어드는 장점이 있긴한데.. 반대로 밑에 실리콘 베이스층이 하나 더 들어가고 적층시 불량률이 생기니 또이또이같네요. 10나노에서의 실리콘 비용이 저런 비용 문제를 초과하니까 이렇게 만들겠죠?

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