3D 트랜지스터에서도 선두를 달리는 인텔

인텔이 22나노 공정 P1270에 3D 트랜지스터 기술인 트라이 게이트(Tri-Gate)를 사용한다고 발표했습니다. 기존의 트랜지스터는 2D의 평면이었지만 인텔의 새 공정에서는 3D의 입체 구조가 됩니다. 이것은 트랜지스터의 역사가 시작된 이후 근본적인 구조개혁이며 큰 변화입니다. 이를 통해 누설 전류의 억제, 작동 전력의 절감, 트랜지스터 속도의 향상, 트랜지스터의 소형화 등의 장점이 있습니다.

3D 트랜지스터 기술은 인텔만이 개발하고 있었던 것은 아닙니다. 대형 반도체 회사는 모두 이 기술을 주력하여 연구해왔고, 반도체 컨퍼런스 IeDM에서는 매년 여러 회사의 연구 성과가 발표되고 있었습니다.

22나노 3D 트라이 게이트 트랜지스터의 구조

22나노 3D 트라이 게이트 트랜지스터의 사진

여러 회사가 혈안이 되어 3D 트랜지스터를 개발하는 이유는 트랜지스터 구조를 근본적으로 변화해야 하는 마감시한이 다가오고 있기 때문입니다. MPU용 제조 공정에서는 15~11나노 세대에서 3D 트랜지스터 같은 구조 변화가 필요합니다. 이미 여러 제조사가 15나노(제조사에 따라 16나노나 14나노라고도 부름) 공정에서 새로운 구조를 사용할 것을 시사하고 있으며, 그런 중에 인텔의 이번 발표가 나왔습니다.

인텔 발표의 주요 내용은 3개입니다. (1) 3D 트랜지스터를 양산 공정에 처음으로 도입했다. (2) 다른 제조사보다 1~2세대 빠르게 트랜지스터 구조를 변화시켰다. (3) 그 결과 3D 트랜지스터에 따른 장점을 1세대 빨리 사용할 수 있게 되었다. 인텔은 High-K/메탈 게이트의 양산 공정 도입도 다른 회사보다 1세대 빨랐지만 이번에도 1~2세대 빠르게 양산에 도입하면서, 신기술을 양산으로 도입하는 속도가 인텔이 빠르다는 것을 내비치고 있습니다.

하지만 3D 트랜지스터의 효과를 과대평가할 수는 없습니다. 현재 시점에서 3D 트랜지스터를 사용해도 130나노 공정 이전의 CMOS 스케일링과 같은 주기로 변화할 수는 없기 때문입니다. 뛰어난 변화라 할 수는 있지만 근본적인 변화라 할 수 있는지는 아직 의견이 분분하며, 1~2세대 후에는 다른 제조사에서도 따라잡을 가능성이 높습니다. 또한 인텔은 제조가 어려운 3D 트랜지스터를 먼저 도입하는 위험 부담이 존재합니다. 예를 들어서 수율이 향상하지 않고 발목을 잡을 수도 있어, 과연 적당한 댓가를 치룰 수 있을지는 아직 모릅니다.

트랜지스터를 세우는 3D 트랜지스터

기존의 Planar형 트랜지스터는 실리콘 표면에 소스와 드레인을 만들고, 그 사이의 게이트에 전압을 인가하여 소스-드레인 사이의 채널을 제어하고 있습니다. 트랜지스터는 처음 만들어졌을때부터 지금까지 평면 형태이며 그 크기는 계속하여 작아져 왔습니다. 이번의 트라이 게이트 3D 트랜지스터에서는 그 채널을 입체 형태로 바꿉니다.

3D 트랜지스터는 히타치가 1989년 12월에 IEDM에서 발표한 논문인 A fully depleted lean-channel transistor (DELTA)-a novel vertical ultrathin SOI MOSFET이 발단이 된 것으로 보고 있습니다. 기본적인 사고 방식은 전자의 통로인 채널을 입체화하여 1방향이 아닌 2~4방향에서 채널을 게이트로 둘러싸는 것입니다. 이런 3D 구조는 이상적인 구조의 트랜지스터에 가깝기 때문에 여러 회사가 앞으로의 트랜지스터로 연구를 진행하여 왔습니다.

트랜지스터에서 바람직한 3D 구조화는 트랜지스터의 성능이 비약적으로 향상되고, 누설 전류를 최소한으로 제한할 수 있어, 결과적으로 빠른 성능과 소비 전력이 낮은 칩이 가능할 것으로 전망되고 있었습니다. CMOS 크기의 변화는 130나노 공정 이전의 주기로 되돌아갈 것이라고 기대되었습니다.

하지만 현실은 그렇게 화려하진 않습니다. 3D 트랜지스터화를 통해 상당한 성능 향상과 누설/사용 전류는 줄일 수 있지만 기대했던 만큼의 수준은 아닙니다. 예를 들어 인텔은 22나노 트라이 게이트에서 32나노 Planar와 비교하여 게이트 딜레이시 트랜지스터의 액티브 전력을 50% 줄일 수 있다고 발표했습니다. 이것은 3D 트랜지스터를 통해 동작 전압을 20% 정도 줄일 수 있기 때문입니다.

제조 공정의 변화에 따른 누설 전류, 스위칭 속도, 작동 전력의 변화

32나노 Planar와 22나노 트라이게이트의 딜레이와 오퍼레이팅 전압의 비교

또한 Off State 상태의 누설 전류의 감소가 큰 폭으로 이루어졌기 때문에 게이트 전압을 줄일 수 있게 되면서, 오퍼레이팅 전압을 줄여 액티브 전력을 줄이는 것이 가능해졌습니다.

트라이 게이트는 누설 전류가 적습니다

동일 전류에서 게이트 전압을 줄일 수 있습니다

전통적인 CMOS 크기 변화가 130나노에서 끝

여기까지 보면 극적으로 소비 전력을 줄일 수 있을 것으로 보입니다. 실제로 상당한 효과가 맞지만 그래도 이전과 비교하면 충분하지 않습니다. 130나노까지의 CMOS 크기 변화에서는 1노느 세대에서 트랜지스터당 전력은 35%까지 줄어들었기 때문입니다. 22나노 트라이게이트가 50% 절감이라면 그전의 페이스로 돌아간 것은 아닙니다. 즉, 펜티엄 4 이전까지처럼 CPU를 복잡하게 만들면서 클럭을 빠르게 올리는 시대로는 되돌아갈 수 없습니다.

더 자세히 보면, 130나노까지는 1노드 세대마다 트랜지스터의 디바이스 피치가 0.7배(70%)로 작아지고, 게이트 크기도 70% 이하가 되고, 작동 전압도 70%로 떨어졌습니다. 소비 전력은 capacitance×전압의 2승×클럭에 비례하기 위해,  capacitance의 70%와 전압의 70%의 절감 덕분에 동일 클럭에서 트랜지스터의 소비 전력은 35%까지 줄일 수 있었습니다. 클럭을 140%로 올리고 트랜지스터당 전력이 전확히 50%가 되고, 칩 면적당 전력 밀도가 이전 제품과 똑같아지는 계산이었습니다.

노드 세대마다의 구체적인 변화

MOSFET의 스케일링-크기 변화

CPU의 쿨링을 고려할때 제일 중요한 요소는 전력 밀도를 높이지 않는 것입니다. 130나노까지는 CMOS 스케일링을 통해 전력 밀도를 일정하게 유지할 수 있었습니다. 이를 통해 CPU는 1 노드마다 2배의 트랜지스터를 내장하여 1.4배의 클럭을 달성할 수 있었습니다.

그러나 130나노부터 70% 스케일링의 시대는 끝났습니다. IBM은 이것을 전통적인 CmOS 스케일링의 종말이라고 표현했습니다. 누설 전류의 증가를 억제하기 위해 게이트 절연막이나 작동 전압의 감소를 할 수 없게 되었기 때문입니다. 전압은 세대마다 몇% 정도만 떨어지기 때문에 별도의 대책을 세우지 않으면 전력 밀도가 급격히 늘어나게 됩니다.

누설 전류의 종류

전통적인 CMOS 스케일링의 종말

스케일링 종말의 이유

스케일링의 변화

그러나 이번의 22나노 트라이 게이트에서는 전압이 80%까지 줄어들고 capacitance도 축소하기 때문에 트랜지스터당 전력은 50% 이하로 떨어집니다. 32나노에서 22나노로 트랜지스터 밀도가 2배가 되면 장단점이 서로 상쇄되어 전력 밀도가 똑같아지거나 그 이하로 줄어든다는 계산입니다. 90나노에서 지금까지의 변화와 비교하면 상당히 개선된 것이지만 그래도 클럭을 상승할 여유는 없습니다.

이렇게 보면 3D 트랜지스터는 그리 극적인 변화라 볼 수는 없지만, 현재 각각의 노드마다 다양한 노력을 통해 전력 밀도를 일정하게 유지하는 상태임을 감안하면 상당히 큰 변화임에는 확실합니다. 큰 기대는 할 수 없지만 그 나름대로의 효과는 기대할 수 있을 것입니다.

무어의 법칙을 유지하기 위한 70%의 디바이스 피치 축소

트랜지스터 구조의 변화가 필요하다는 것은 반도체 제조사의 공통적인 인식입니다. 그리고 많은 제조사가 15~11나노 공정 세대에서 트랜지스터 구조의 변화가 필요하다고 생각하고 있습니다. 그것은 22~20나노 공정까지는 Planar 형이라도 만들 수 잇지만 그 이하에서는 어려워지기 때문입니다.

이유는 여러가지이지만, 근본적으로는 디바이스를 작게 만들 수 없다는 한계가 있습니다. 반도체 제조사는 로직 공정의 디바이스 피치(게이트 피치)를 각각의 세대마다 약 70%로 축소해 왔습니다. 트랜지스터의 간격이 70%가 되면 칩의 트랜지스터 수는 2배가 됩니다. 이것이 지금 2년마다 1번의 주기로 이행되고 있는 무어의 법칙입니다.

2년마다 스케일링이 변화

SRAM 밀도도 그에 맞춰 스케일링해왔습니다

지금까지는 이런 70%의 축소를 계속할 수 있을 것이라 생각되고 있었습니다. 그러나 공정 미세화가 계속되고 게이트 절연막이 원자 몇개 단위로 작아진 결과 다양한 누설 전류가 급증하기 시작했습니다. 예를 들어 게이트에 전압을 인가하지 않았을 때도 소스와 드레인 사이에 흐르는 서브스레드 쇼트 리크 전류는 게이트의 길이가 짧아지면 채널 효과로 늘어나게 됩니다. 따라서 반도체 제조사는 게이트 길이의 축소 폭을 줄이고 있습니다.

아래는 ITRS 로드맵에서 볼 수 있는 CPU와 같은 고속 로직용 프로세스 노드와 게이트 길이의 관계입니다. 2066년의 로드맵에서는 게이트 길이를 노드의 숫자보다 상당히 작게 유지하고 있습니다. 그러나 현재의 로드맵에서는 게이트 길이가 노드보다도 느린 페이스로 줄어들고 있을 뿐입니다. 성능은 그 외에 다른 기술을 투입하여 향상시키고 있습니다.

그러나 디바이스의 크기는 어떻게 할 수 없습니다. 글로벌 파운드리는 2010년 3월에 열린 반도체 컨퍼런스 ISQED에서 Beyond 32nm Technology라는 세션을 통해 그 이유를 자세히 설명하고 있씁니다. 여기에 따르면 트랜지스터의 간격이 70% 줄어들어도 게이트 길이는 70%로 줄어들지 않습니다. 32나노 노드에서 디바이스 피치는 120~130나노 이지만 22나노에서는 90~100나노가 되고, 15나노에서는 60~70나노가 됩니다. 그래서 15나노 세대에서 기존의 Planar형 트랜지스터는 대부분 도입하기 힘들어지게 되고, 15나노 공정으로 할 수 있다고 해도 11나노(제조사에 따라서 10나노)에서는 더욱 어렵게 됩니다.

제조 공정의 로드맵

제조 공정의 미세화와 트랜지스터의 축소

트랜지스터 구조 변화의 2가지 선택

멀티 게이트의 종류

이 문제를 해결하는 가장 근본적인 수단은 트랜지스터 구조의 변화입니다. 즉, 디바이스를 작게 만든다는 무어의 법칙을 유지하기 위해 트랜지스터의 구조를 작게 만들 수 있도록 변화하는 것이 필요하다는 것입니다.

트랜지스터의 개혁으로 현재 부상중인 유력한 선택은 2개가 있는데, 1개는 3D 트랜지스터화로 일반적으로는 멀티게이트(MuGFET)라고 부릅니다. 이 중에는 인텔이 사용한 트라이 게이트 외에도 좌우 2면만을 게이트로 사용하는 듀얼 게이트, FinFET나 4면을 게이트로 사는 GAA(게이트 올 어라운드) 등의 다양한 방법이 있습니다. 앞으로 실현이 기대되는 나노 와이어형 트랜지스터도 크게 분류하면 3D 트랜지스터의 일종입니다. 어쨌건 공통점은 채널을 입체화하는 것입니다.

또 다른 방법은 SOI(Silicon-on-insulator) 기술을 발전시키는 것입니다. 지금 AMD CPU가 사용하는 SOI는 채널을 완전히 실리콘에서 분리하지 않는 PDSOI입니다. PDSOI에서는 모든 누설 전류를 전부 줄일 수 없다는 문제가 있는데, 이에 비해 채널을 완전히 분리하는 FDSOI에서는 Off state liak 전류를 상당 수준으로 줄일 수 있어, 채널을 짧게 만들 수 있습니다.

PDSOI

FDSOI

각종 제조 공정의 변환 시기

FDSOI를 사용해도 장기적으로는 3D 트랜지스터로 이행할 것이라고 여겨지고 있습니다. 하지만 FDSOI를 거쳐 가면 제조가 더 어려운 3D 트랜지스터로의 전환을 늦출 수 있습니다. 원래 3D 트랜지스터가 부상해왔을 때에는 ITRS의 프리젠테이션에도 22나노 세대에서 도입된다는 예측이 있었습니다. 그러나 제조의 어려움이 지적되면서 그 시기가 늦춰도 실제 도입은 15~11나노가 될 것이라 예측된 것입니다.

그런데 작년 겨울의 ITRS 컨퍼런스에서는 멀티게이트(MuGFET)의 도입 시기가 빨라질 가능성이 있다는 이야기가 나왔습니다. 이번 인텔의 발표는 그 로드맵에서 예측되었던 셈입니다. 한편 FDSOI를 도입하면 멀티 게이트 트랜지스터의 도입이 15나노보다 늦어질 가능성이 있다고 보고 있습니다. FDSOI에서 웨이퍼 원가는 늘어나지만 3D 트랜지스터화의 위험부담은 늦추는 것입니다.