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BGA 납땜 볼 조사

메모리 모듈 메이커들은 가끔 X-ray 기술을 사용하여 일괄 제조된 샘플 중 비정상적인 납땜 점이 있는지를 조사하기도 한다.

BGA 연결은 모든 면을 접근하기가 쉽지 않아 그 결과 향상된 이미지 기술인 X-ray, 회로상 테스팅과 특화된 현미경이 이용된다.

X-ray 이미지는 DRAM 칩과 아래 깔린 PCB와의 정확한 연결을 검사하기 위해 모든 각도에서 찍혀질 수 있다. 더 최근의 이미징 솔류션의 향상으로 납이 없는 솔더 페이스트로 작업이 가능한데 이것은 RoHS(the Restriction of the use of certain Hazardous Substances in electrical and electronic equipment) 가이드라인에 부합하기 위해서이며 이미지를 입체적으로 컴퓨터가 만들어내어 제공해준다.

공통적인 BGA 손상은 납땜 브릿징, 납땜 연결 불량, 정렬불량, 그리고 납땜 연결의 연결 불능을 포함한다. 품질 제어 과정은 보통 광 인지 프로그램에 의해 자동화된다. 머신은 연결 브릿징, 과도한 숫자의 비연결, 연결 지름의 불규칙이나 연결 볼의 비 원형 등의 결함을 검출한다. 모든 제조사들은 X-ray 기술을 포함하여 다양한 변책을 사용한다.

연결 부위 간 비연결이나 거품이 있는 것은 잘못된 것으로 고려되나 제조 과정 상 이것을 방지 하는 것은 아주 어려우며 보통 총 연결에 대해 특정 확률로 일어난다. 비 연결 부분이 너무 많으면, 이것은 납땜 지점을 갈구할 것이며 연결 위치를 타협할 것이다. BGA 연결 부위간 과도한 비연결은 열 주기 간 접점 부위를 약하게 하여 메모리 모듈의 수명 주기를 짧게 만들 것이다.

다른 수동 조사 과정은 기능 검사, 내부 회로 테스터(ICT)와 특화된 탐사장비이다. 가끔씩, "Oblique Views at Highest Magnification" (OVHM) X-Ray 기술이 배율의 손실 없이 일정 각도로 납땜 볼을 검사하기 위해 대표적 각도로 기울이는 방법 대신 쓰이기도 한다.

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stack(축적) 기술과 용량 증대

축적 방식은 PC 메모리의 집적도를 늘리면서 경제적인 방법으로 공통적으로 사용되는데, 추가적인 - 다이, IC나 PCB 를 올리는 것으로 한다. 이것들은 보통 2가지 방식으로 분류된다. : 카드 위 카드 와 패키지 위 패키지이다.

1개의 칩 집적도를 증가시키려면, 멀티 칩 패키지(MCP) 축적 기술이 BGA 칩에서 쓰이게 된다. 많은 칩들을 열맞추어 DIMM 측에 놓는것 대신에, 각각의 다이가 싱글칩 패키지 각각의 윗면에 축적하기도 한다. DRAM 제조사들은 그들 고유 방법의 웨이퍼를 얇게 하는 방법과 최소화 시키는 기술을 가지고 있어 작은 패키징과 많은 다이 갯수를 이룬다.

2007년에, 삼성 반도체는 그들 고유의 기술인 "Through Silicon Via" (TSV) 를 모든 DRAM 축적 설정에 사용할 것으로 예상하고 있다. - 디자인은 단정해지고, 작아지고, 빨라지며 저전력 소비가 된다. 그러나, 삼성만이 이 기술을 쓰는 것은 아니라, Intel도 또한 지난 봄의 IDF 에서 자사의 테라스케일 기술을 시연했었는데, 80코어 프로세서 위에 메모리를 축적 시켰었다.

MCP 기술의 오늘날 문제는 DRAM의 다른 층들의 연결 선 접합이 깨지기 쉽다는 것이다. 이 설정은 층간의 10마이크론 정도의 수직적인 공간을 요구하여 이런 종류의 연결은 또한 다이 연결 선을 위해 몇백 마이크론에 해당하는 패키지 보드 상의 수평적인 공간을 요구한다. 이 종류의 정밀 기술은 비싸며 품질 제어에 아주 어려운데, 몇백개의 연결을 선으로 잇는것도 어려울 뿐만 아니라 잘못된 것을 수정하는 것도 훨씬 어렵다.

삼성에 따르면, 자사의 웨이퍼 레벨에서의 축적 패키지 기술(WSP)을 "실리콘에 수직으로 마이크론 단위 크기의 구멍의 형태로 레이저 컷으로 뚫은 형태로 구리배선으로 메모리 회로를 직접적으로 채우는데, 추가적인 빈공간의 필요성과 옆으로 튀어나오는 것을 없앤다. 이 것의 장점은 삼성의 WSP가 확실히 더 작은 풋프린트와 얇은 패키지를 만들도록 하는 것이다."

삼성에서 최근 나온 향상된 DDR2 4GB는 더 좋은 성능 특성 결과를 나타낸다. 각각의 칩은 4개 층의 512Mb DRAM으로 구성되어 있으며, 칩 용량이 개당 2Gb의 용량을 가지게 된다. 이 업그레이드된 TSV 기술은 DDR3에 사용할 것으로 예상하고 있다.

아키타 현의 Elpida 메모리는, 2007의 전반기에 1.4mm로 20다이를 내장 축적한 엄청난 MCP를 개발하였다. 이 특별한 그라인딩 기술은 30마이크로 미터 두께의 칩을 만들었으며 추가적인 혁신으로 이 미세한 칩들을 제어할 수 있게 하였으며, 와이어 본딩과 합성수지 주입을 전기적 절연을 위해 얇은 막 사이로 층간 마다 하였다. 이 엄청난 성공으로 인해, 고수준의 품질과 저단가를 실현시키는 것은 당연한 것이다.

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아래 것들은 모듈당 집적도를 높이기 위해 쓰이는 몇몇 축적 방법이다.

흥미로운 기술 중 하나는 "Folded Printed Circuit Board" 라고 불리우는 기술이며 SMART Modular Technoloies에서 쓰는 것으로 그들의 CoolFlex DDR2 2GB LP 모듈에 쓰인다. 이것은 접힌 PCB 기술로 메모리 용량을 2배로 늘리며 축적이나 멀티 다이 DRAM의 필요성을 없애버린다. 이것은 단가에 대해 효율적인 방법인데 더 복잡한 멀티 다이 축적 기술에 비교 했을 때 그렇다.

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DRAM 제조

각각의 메모리 칩 패키징은 1개나 그 이상의 다이로 이루어져 각각의 다이는 동그랗고 큰 실리콘 웨이퍼의 조각에서 나온다. 제조상의 엄격한 조사는 이것들이 흠집이 없다는 것이 확인 되면 끝나게 된다. 각각의 다이가 분리되면, 이것들은 패키지 안으로 장착되며 연결 선이 붙여진다. - 이것들이 DRAM 칩의 기본 형태이다.

DRAM 제조에 있어 중요한 것은 웨이퍼 제조 해상력인데, 이것은 나노미터 단위로 비교된다. CPU의 개량과 비슷하게, DRAM 기술은 점진적인 미세화를 거쳐 높은 집적도와 엄청난 성능을 성취하게 된다.

DRAM 성능은 식각 제조 과정에서 핵심 기술 진보가 좌우하는데, 이들 발전은 DRAM 개량 시간 연대의 감탄점 같다. 아래 표는 DRAM 제조 프로세스를 목표로 International Technology Roadmap for Semiconductors (ITRS) 기준으로 묘사하고 있다.

ITRS가 설명하기를, "DRAM의 피치의 반은, DRAM 비트 셀과 연결 되어 있는 메탈 라인 사이와의 공간의 너비와 관련되어 있다. - 이 피치의 반이 작아질수록, 더욱 DRAM 비트 셀이 주어진 구역 안에 더 들어올 수 있다. 게이트 길이를 줄이면, 더 빠른 스위칭 타임이 가능하다."

작은 회로를 만드는 것은 신호가 더 적은 전력을 사용하여 빠르게 움직일 수 있게 한다. 각각의 발전 스테이지에서 효율의 증대를 볼 수 있는데, 큰 집적량과 일반적인 성능 특성 상의 향상에서 그렇다. : 이것은 CPU 기술의 개량과 아주 유사하다.

2010년과 2011년에 예상되는 주된 산업상의 행보의 변화로는 45nm 제조, 450mm 웨이퍼, 45 마이크로 미터 웨이퍼 두께와 입체 칩 패키징 기술이다. 이것은 기술의 패러다임이 옮겨질 때 많은 우려들이 회사로부터 만들어지는데, 대부분 장비의 교체나 재수정에 드는 단가와, 45nm이나 그 이하에서의 몇몇 물질에 대한 전기적 속성의 품질 저하이다.

산업이 45nm 이후로 옮겨가면, 여기에는 더욱 전기적인 저항성과 전기적인 산개 효과가 더 나타나게 된다. 회로부분이 줄어들면, 전기적 특성은 흐름에 더욱 더 문제를 가지게 되는데, 왜냐하면 작아지는 구리 배선에서는 더욱 커지는 저항성이 나타나기 때문이며, 신호 무결성을 손상 시키거나 결함의 위험도 높아지게 된다.

추가적으로 '내부 연결' 와이어링 전도도를 향상시키기 위해, 또다른 흥미로운 방법으로 트랜지스터의 내부저항을 낮추어 전류 흐름을 향상시키는 것이 있다. 제조사들은 고급 물질 과학을 이용하여 기본적인 다이 회로를 향상시키고 2007년에는, Toshiba는 다른 물질 설정과 도핑 분산제를 실리콘 기질과 트랜지스터 전극사이의 제한된 영역에 사용하여 트랜지스터의 전류 흐름을 35% 향상 시킬 수 있었다.

여기에는 또한 탄소 나노 튜브를 기본으로 회로와 내부 연결을 한 몇몇 기본 연구가 있었다. 이것은 Moore의 법칙을 2020년까지 착실히 받쳐나갈 확실한 요소로 간주된다. (2000년 겨울에 나온) Scientific American의 Philip G. Collins와 Phaedon Avouris에 따르면, 금속 나노튜브는 은이나 구리같은 금속에 비해 1000배가 넘는 전류 집적도를 가지고 있다고 한다.

탄소 나노튜브를 사용하는 것은 시발자들에게는 새로운 개척지로써의 과제인데, 제조와 회로 레이아웃 과정이 극단적으로 복잡하기 때문이다. 프린트-온 기법이나 성장 접근법 같은 다양한 제조 기술들이 고려되고 있지만, 두가지 모두 여전히 너무 초기 기술이며 아직 반도체 대량생산 체제로 직접적으로 이어지질 않았다.

2007년 5월에는, Micron Technology는 78nm 공정을 사용한 DDR2/3 DRAM 칩의 가용을 발표 하였다. 이 새로운 공정으로, Micron은 작동 전압을 보통 전압인 1.8v로 유지하면서 데이터 주파수를 1066Mhz까지 증가시킬 수 있었다. 이것은 주목할만한 성장인데 왜냐하면 DDR2 1066 메모리가 JEDEC이 제시하는 DDR2 표준 전압에 부합하여 작동 한다면 모든 메인보드에 높은 호환성을 가지게 되기 때문이며, 이것은 또한 AMD의 새로운 AM2+ CPU들이 1066 Mhz 속도로 동작하는 DDR2 메모리를 선뜻 지원한다는 것을 의미한다.

이들 IC로 만들어진 모듈은 또한 더욱 높은 오버클럭 여유를 가지게 되는데, 이것은 Micron의 현재 "6F2" DDR3 다이가 제공하고 있는 것에서 볼 수 있다 ; " 78nm 공정과 6F2 기술을 사용함으로 인해, Micron은 어떠한 DRAM 기기보다 더 작은 셀 사이즈로 0.0365마이크로 미터로 만들어 낼 수 있었다... 금속 산화 금속 (MIM) 캐패시터 셀 디자인과 유휴 채널 접근 트랜지스터는 각각 156nm정도의 작은 word 라인과 bit 라인 피치를 제공한다." 현재, 낮은 지연시간을 가진 1333Mhz와 1600Mhz의 모든 퍼포먼스 계열 DDR3 는 모두 Micron D9 기반 메모리 칩셋을 쓰고 있다.

이것은 왜 코어 매니악과 오버클러커들이 특정 메모리 브랜드와 모델을 찾거나 특정 DRAM 칩을 찾는지에 대한 중요 이유이다. - 이것은 또한 예전의 몇몇 DDR1 모듈에서 사용 되었던 Winbond BH-5와 삼성 TCCD 칩을 찾았던 경우와 같다. 중요한 것은 Corsair와 OCZ 같은 몇몇 제조사 들은 이런 양질의 DRAM을 이미 오버클럭을 대비하여 낮은 주파수로 등급을 매겨놓아, 작동 전압을 증가 시키면 높은 클럭 속도에서 작동하게 해놓을 때가 있다는 것이다.

Nikkei Business Daily에서의 보고서에 따르면, New Energy와 Industrial Technology Development Organization (NEDO) 의 일본 과학자들과 엔지니어들은 초자외선(EUV)을 이용하여 26nm 설계를 성공적으로 완수하였다고 한다. EUV 시스템은 Canon에서 개발되었으며 대량 생산 시스템은 2011년 초반에 가능할 듯 보이지만, 2012년까지는 가지 않을 것이다.

이것이 Part2의 모든 것이다. - 이 다음 챕터에서 우리는 DDR, DDR2, DDR3 기술에 대해 좀 더 특별 사항을 조사할 것이다!




PC 메모리의 비밀 - 파트3

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머릿말

Ryan Leng은 하드웨어, 소프트웨어, 네트워킹, 보안, IT 정책 정의와 강의등을 주관하는 컴퓨터 시스템 주식회사 회계 감사원 겸 독립 기술 컨설턴트이다.

원래는 컴퓨터 과학/경제에 대해 공부 했었고, 그는 컴퓨터 하드웨어 통합, 소프트웨어 디자인과 공학, 감시 시스템, 광고, 멀티미디어 제작, 유저 인터페이스 공학과 그래픽 디자인 관련 등 많은 곳에서 일하였다.

Ryan은 얼마 전 그의 비공식적인 책인 DDR technology로 우리 bit-tech에게 와닿았으며, 우리는 이 책을 읽고 이 책의 깊이와 자세함, 복잡한 설명들을 쉽게 이해할 수 있게 잘 설명 한 것에 대해 깊은 감명을 받았다.

당신이 메모리 기술에 대한 지식이 아주 많다 하더라도, 이것은 여전히 PC 설계의 기본적인 부분으로 아주 흥미로울 것이다. 우리는 그가 작업한 부분을 몇몇 부분으로 나누었고, 첫번째 부분을 basics 라는 부분으로 공개하였다. 이 정보는 단지 아주 큰 문서에서 발췌한 것일 뿐이다.

당신이 바로 전 기사 2개를 읽지 않았다면 우리는 당신이 더 나아가기 전에 이전 기사를 읽기를 강력히 추천하는데, 그래도 저것들을 읽지 못했다고 조급할 필요는 없는데, 왜냐하면 오늘자 기사로 즐길 필요는 없기 때문이다.

이전 세대의 메모리 기술은 비동기 클럭 설계 기반이었다. 비동기 메모리들은 FPM RAM, EDO RAM 그리고 여러가지가 있다. 이름에서 알 수 있듯이, 메모리는 시스템 버스 클럭에 맞추어 동기화되거나 따라가지 않았는데, 이런 디자인은 기본적으로 66Mhz 속도인 버스 성능 보다 더 높은 성능을 내지 못하게 제한되어 있었다.

비동기에서 동기 클럭으로의 이동은 메모리가 "혁명적인 변화는 신호 체계가 전부 변화 하였다.."는 것에 의존한다고 Micron Technology의 컴퓨팅 부서의 경력 마케팅 매니저인 Brett Williams가 언급한다.

현대 컴퓨터 메모리는 여전히 동기 클럭 디자인으로 가고 있는데 사이클당 1개의 신호를 보내는 제한을 가진 66Mhz로 동작하는 SDRAM 제품이 대량으로 시장에 도입되면서 더욱 두드러졌다. 이것은 DDR 메모리로 발전 되었는데, 이것은 SD-RAM 의 한 부분이며 1개의 클럭 사이클에 2개의 데이터 신호를 보냄으로써 효율이 증대되게 설계 되었다.

중요하게 깨달아야 하는 것은 우리가 "컴퓨터 메모리"라고 부르는 것은 램 모듈, 메인보드, 메인보드의 MCH, 그리고 CPU 같은 영역의 하위 시스템 그룹에서 분리될 수 없다는 것이다. 우리는 가끔 AMD의 Athlong 64와 Phenom CPU가 MCH를 그들의 설계에 내장하는 것을 알고 있다.

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첫세대 : DDR1

첫세대의 데스크탑 기반 DDR1 메모리 모듈은 184핀 인터페이스로 설계 되었는데, 168핀을 사용하던 SD-RAM에서 올라간 것이다. DDR1은 일반적으로 TSOP 칩에 기반하였으며, BGA 기반 DRAM도 있었지만 아주 희귀하게 쓰였다. 이것에 대해서는 파트2에 자세히 기술되어 있다.

TSOP 칩의 아랫면은 연결선이 옆으로 튀어 나온 곳에 더 많은 PCB를 요구한다. - 이것은 저집적이나 모바일 솔류션과 LP 에서는 특별한 디자인의 모듈을 요구하는 것을 의미한다. TSOP는 또한 BGA와 비교하여 고속에서 신호 세기가 약해지는 현상이 나온다.

DDR1 DRAM은 섭씨 85도 정도가 최대 작동 온도이지만, 특정 파트나 제조사에 의하여 더 내려갈 수 있다. 이론적으로, TSOP 칩을 사용한 DDR1 모듈은 DDR2나 DDR3에서 찾을 수 있는 BGA에 비교하여 연결 핀들이 파쇄됨이 없이 더 높은 온도 주기에도 견딜 수 있는데 왜냐하면 납땜 점이 크고 붙이기가 쉽기 때문이다.

메모리 모듈의 최대 작동 온도는 DRAM의 사양보다 언제나 훨씬 낮지만 메모리 칩 제조사와 PCB 간에 정한 열 관리 솔류션의 여러 인자에 따라 다양해진다.

공식적인 DDR1 버스 주파수는 보통 100Mhz, 133Mhz, 166Mhz 그리고 200Mhz이지만, 가끔 150Mhz, 183Mhz와 200Mhz를 넘는 속도를 가진 모듈도 엔드 유저들에게 팔린다. DDR이 클럭 사이클 당 2개의 신호를 보낼 수 있기 때문에, 표준 이론적 데이터 주파수는 200Mhz, 266Mhz, 333Mhz와 400Mhz로 나뉜다.

DDR1 전력은 JEDEC에 의해 2.5v 사용으로 표준화 되었지만, 그러나, 몇몇 제조사들은 그들의 모듈을 2.8V 이상에서 작동을 보증하여 그들의 워런티 영역에 남겨두기도 한다. 이런 추가적인 상한선과 안전에 대해 값을 지불하는 것은 매니악이 시스템 오버클럭을 하려고 하는 데에는 아주 유용하다.

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원본 대칭 아키텍쳐

DDR1에서 소개된 가장 주목할만한 변화는 SDR에서 쓰이던 집중 클럭 정책에 의존하는 것에서 벗어났다는 것인데, 원본 대칭이나 스트로브 디자인으로 소개한다.

이것의 장점은 높은 성능의 요구에 맞았다는 것이다. 1번으로 끝나는 데이터 스트로브(DQS) 아키텍쳐의 소개는 데이터와 중앙화된 시스템 클럭(CLK) 사이의 추적 계층을 추가로 만들게 되었다.

DDR1은 "1번으로 끝나는" 데이터 스트로브는 오직 올라가고 내려가는 신호 파형마다 오직 1번만 특성을 가지게 된다. 이 1번으로 끝나는 데이터 스트로브는 더욱 효과적인 신호를 위해 데이터(DQ)에 추적을 받게 된다. - 이것은 프로세스 전압 온도(PVT) 조합의 내성과 상호 간섭, 에코 그리고 파형이 왜곡되려는 것이나 타이밍 부정확으로 야기되는 신호 반사에 야기되는 문제에 대해 엄청나게 기본적인 내구성을 가지게 된다.

목적은 데이터 스트로브로 알려진 추가적인 타이밍 레이어의 소개를 하는 것이며 이것으로 높은 속도 에서 더욱 효율적인 클럭으로 데이터 추적을 도와주게 된다. ; 그러나 이것은 또한 추가적인 복잡성을 만들어낸다.

데이터 스트로브가 데이터와 높은 주파수의 시스템 클럭간의 타이밍 부정확성을 무마시킨다 하더라도, 데이터 스트로브 스스로 정렬 상황에서 낙오되거나 시스템 클럭과 함께 skew를 만들어낸다. 그 결과, 추가적인 "De-skew"나 추가적인 동기 회로를 만들어 이 2개 사이에 정확한 작동을 만들어주어야 한다.

데이터 스트로브나 DQS라고 부르는 것이 도대체 무엇인가?

데이터 스트로브는 시스템 클럭에 대한 데이터를 위한 추적 가이드라고 본다. 이것은 전기적 신호를 진동시켜 데이터가 어디에 있어야 하는가와 얼마나 거기에 있어야 하는가를 정의하게 된다.

SDRAM이라는 이름이 내포한 뜻은, 현대 컴퓨터의 메모리는 안정적인 신호를 위한 집중된 클럭으로 모든것의 배열을 맞추는 것에 의지한다. 1번으로 끝나는 설계를 가진 DDR1의 첫번째 소개였다. DDR2 속도로 높아지면, 차동 스트로브 설계가 요구된다.

Micron Technology의 어플리케이션 엔지니어인 Aaron Boehm은 이 문제를 설명하기를 "클럭은 아주 작은 차이가 날 정도로 변화하며, DQS는 클럭에 당신의 데이터를 정렬하는데 쓰인다. DRAM의 내부적으로는, 스트로브는 클럭을 추적한다. 그러므로 DRAM이 데이터를 출력하면, 데이터는 클럭을 추적하는 스트로브로 정렬된다. 메모리 컨트롤러가 DRAM으로 쓸 때에, 데이터는 스트로브로 집중된다. 데이터 스트로브(DQS) 는 데이터를 갖고 오거나 데이터를 찾을 때 모두를 컨트롤하게 된다.

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데이터 프리페치

DDR1은 "2n-프리페치" 설계를 이용하는데, 이것은 각 사이클마다, 메모리 모듈은 2비트 어치의 데이터를 메모리 뱅크로부터 1클럭 사이클만에 준비하여, 이 데이터를 데이터 라인에 올려 보내기 전에 I/O 버퍼로 옮겨놓는 것이다. 이 설계는 아주 간단하면서 합리적인 설계이다 : 각각 쌍마다, 1비트의 데이터가 파형이 올라갈 때 한번, 내려갈 때 한번 보내지는데, 효율적으로 데이터 대역폭을 DRAM 코어 주파수의 상승 없이 2배로 늘려주게 된다.

반사된 잡음 관리

신호 품질을 높이기위해서, 저항성 터미네이션이 메인보드의 IO 작동에 만들어져 신호 반향으로 만들어지는 종류의 잡음을 차단해야 한다. 이 잡음은 신호가 데이터 버스의 끝에서 반사되어 야기되는 것으로, 반사로 인해 돌아와 새로운 신호와 간섭을 일으키게 된다. 새로운 신호와 오래된 신호의 반향으로 인한 충돌은 잡음을 생성하며 파괴적인 간섭을 하게 된다. 신호는 저항이 다른 곳에서 반사될 수 있는데, 버스와 DRAM의 연결점이 될 수 있다.

중요한 것은 DDR1의 설계상 이런 형태가 파라미터 내의 잡음 레벨만을 관리할 수 있다는 것이다. 이것의 외부에서는 이것들은 완벽하게 제거되지 않거나, 가끔씩 안정성 문제를 야기하기도 한다.

묘사 : 반사 문제

반사 신호 잡음은 소리가 긴 파이프를 타고 내려가며 그다음 막힌 끝에서 다시 반사되어 돌아오는 것과 유사한데, 당신이 반사음을 들을 수 있는 곳이다. 머릿속에 그려보기를, 긴 파이프의 반 쯤에, 당신의 친구가 들을 수 있는 구멍이 있다고 가정하자. 당신이 당신의 친구에게 파이프를 통해 말할 때, 소리는 반까지 가면서도 끝까지도 가는데, 메아리로 들려올 수밖에 없다.

당신의 친구가 다시 반응을 하면, 메아리는 그들의 메세지를 간섭할 것이다. 그러므로, 이것은 반응을 듣기가 약간 어려워질 것이다. 이 2개의 말을 빨리 하면 할 수록, 이것은 대화를 하기가 더 어려워지게 된다; 이것이 메모리 주파수가 높아질 때 신호 반사와 교섭하는 것과 비슷한 것이다.

1가지 해결책은 파이프의 끝을 감싸서 잡음이 흡입되게 하는 것이다. - 보드 상 저항성 터미네이션은 이렇게 의도되지 않은 반사되어 돌아오는 신호를 흡입하는 것 같이 작동한다.

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2세대 : DDR2

DDR2는 2009년까지는 가장 컴퓨터에서 공통적인 메모리 표준인 것으로 예상된다. DDR2 데스크탑 모듈은 240핀 연결 인터페이스로 구성된다.

DDR2의 표준화는 JEDEC에서 정한 1.8v 로의 작동이지만, 몇몇 제조사는 그들의 매니악 중점의 고성능 모듈은 2.4v로 전압을 승압 하더라도 그들의 워런티가 보증되도록 하기도 한다. 많은 비축 모듈들은 특별한 쿨링 기술이 없이 나오며 긴 기간동안 작동상 안정성을 위해 훨씬 낮은 전압으로 작동되어야 하는데 추가 전압으로 나오는 추가 열이 효율적으로 발산되지 않기 때문이다.

우리는 최근 Micron Technology 의 컴퓨팅 쪽 경력 마케팅 매니져인 Brett Williams에게 높은 DRAM 전압과 이것이 수명에 미치는 영향에 대해 물어봤었다. 예를들어, 보통의 메모리 모듈을 2.0v에서 작동 시키면 어떤가 인데 ; " 1.8v 모듈보다는 더 낮은 수명을 실제적으로 가질 것이다. 지금 내가 말한 '낮은 수명' 은 당신에게 영향을 끼칠 수도 있고 끼치지 않을 수도 있다. 1.8v에서 모듈은 200년을 작동할 수 있다. 2.0v에서 아마 모듈은 10년을 작동할 수 있다. 그러나 당신은 3~5년 뒤에 당신 시스템을 갖다 버릴 것이다. : 메모리를 바꾸거나 업그레이드를 하기 때문에.

DDR2는 JEDEC에 의해 800Mhz까지의 요구사항 세트가 설정되어 있어서, 800Mhz 이상의 속도는 산업 표준에 있지 않으며 메인보드 벤더에서의 지원 사양이 요구된다.

중요한 것은 JEDEC의 사양은 '안전한' 정도의 양호한 레벨의 여유를 둔 파라미터에 기반을 두었다는 것이다. 이것은 어떠한 JEDEC 사양의 램이든 넓은 폭의 메인보드와 칩셋에 맞으며 이에 따라 JEDEC DDR 표준은 메모리 속도보다는 신호 안정성에 더 중점을 두고 있다.

전력대 대역폭 비율 향상은 와트당 기가바이트전송으로 비교되는게 요즘 경향이지만, 많은 DDR2 데스크탑 메인보드 (BIOS) 와 메모리(SPD) 는 공장에서 미리 프로그램 되어 폭넓은 안정성 문제에 대응하고자 1.85v나 1.95v로 세팅이 된다.

산업에서 언급하는 것중의 예외는 Micron의 특별한 1.8v의 1066Mhz DDR2 DRAM으로 JEDEC 요구에 맞아 떨어진다. 보통 800Mhz 메모리만이 1.8v급이지만 이것은 DDR2 시장에서 본래부터 1066Mhz DRAM이다. - AMD의 새로운 Phenom CPU가 1066Mhz 메모리 속도와 함께 작동하기 수월하게 만들어주며, 오버클러킹에도 마찬가지이다.

Brett William은 어떻게 Micron이 이것을 성취 했는지를 "확실한 여유폭을 만든것" 으로 설명한다. 그는 우리에게 기본적으로 Micron의 D9은 수많은 그들의 경쟁사보다 더 앞선 공정으로 만들었다고 알려주었다 : Micron의 78nm 공정과 다른 곳의 95nm 공정. "이것은 공정과 설계 기술의 결합이어서 폭넓은 신호 여유를 관리할 수 있게 하여 Micron이 고주파수 메모리를 만들어내는데 도움을 주었다." Micron Technology의 Kirstin Bordner는 우리에게 1.8v 1066Mhz DRAM의 사양을 가진 D9 사양 모듈을 지명해주었다.

- D9HCD MT47H64M8B6-25:D
- D9GKX MT47H64M8B6-25E:D
- D9GMH MT47H64M8B6-3:D

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대칭 T-브랜치 토폴로지

DDR2는 DDR1과 비슷한 아키텍쳐를 공유하는데, T-브랜치 토폴로지라고 알려진 것이다. 그러나, DDR2는 대칭 설계를 이용 하는 것이 예전 세대와의 차이점이다. 그결과, 명령어, 주소, 그리고 클럭 버스를 각각의 DRAM 칩에 전부 균형적으로 보낼 수 있어 좋은 대칭이 신호 잡음을 줄이게 되어 신호 품질의 향상이 높은 주파수에서도 실현 가능하여졌다.

이 설계는 SDR이나 DDR1 버스 토폴리지에서 찾을 수 있는 단조롭지 않은 신호 양상을 줄이는 능력에서 주된 향상을 보여준다.

DDR2 T-브랜치는 여전히 길어진 명령-주소-클럭버스와 짧은 데이터 버스간 타이밍 skew를 야기시킨다. 왜냐하면 명령-주소-클럭버스 T-브랜치 버스는 직접적인 본래의 데이터버스에 비해 다수의 뭉치로 이루어져 있기 때문이다. 이것은 DDR2에서는 주된 문제는 아니나 DDR3 급 속도에서는 교정이 필요해진다.

데이터 프리페치

DDR2는 "4n-프리페치"를 사용하여 DDR1의 "2n-프리페치"와 대조적이다. 각각의 사이클에서, 내부 메모리 뱅크에서 IO 버퍼로 데이터 버스로 전송하기 전에 4비트의 데이터를 정렬할 수 있다.

JEDEC DRAM 위원회의 멤버이며 현 AMD인 전 ATI의 Joe Macri에 의하면 4n 프리페치 아키텍쳐의 핵심 방식은 높은 데이터 전송률을 지원하기 위해 필요할 때까지 DRAM 코어 주파수를 떨어트리는 것이다. 그러므로, DRAM 코어를 데이터버스 주파수의 1/4까지 낮출 수 있게 된다.

이 설계에 대한 즉각적인 이득은 제조 공정상의 큰 변화를 주지 않고도 관리가 가능하다는 것이다. 이것은 생산상의 기술 향상과 DDR2 칩에 대한 압력을 없애는데 일조하고, 특히 고집적과 고데이터 전송률에 일조한다.


출처: http://www.bit-tech.net/hardware/2007/12/17/the_secrets_of_pc_memory_part_2/1