미국의 JEDEC은 10년 전부터 DDR3 타입 DRAM의 차세대인 DDR4 DRAM의 기술 스펙을 책정해 왔습니다. 이는 2012년에 결정되어 9월에는 표준 규격 JESD79-4로 일반에 공개되었습니다. 현재는 무료료 표준 규격을 JEDEC 웹 사이트에서 볼 수 있습니다.

 

이 스펙은 총 214페이지로 전문을 읽으려면 상당한 시간이 걸립니다. 이것만으로는 중요한 부분이 어느 것인지를 알기가 어렵습니다. 그래서 JEDEC은 DDR4 DRAM의 개요를 설명하는 JEDEC DDR4 Workshop을 2013년 2월 6일~7일에 미국 캘리포니아주 산타클라라에서 열었습니다.

 

DDR4 DRAM은 2013년에 서버에 탑재되기 시작하며, 2014년엔 서버용 DRAM의 주력 제품이 될 것으로 기대됩니다. JEDEC의 의장을 맡은 Mian Quddus씨는 2월 6일의 워크샵에 나와, 2014년에 출시되는 서버의 50%가 DDR4 DRAM을 탑재하고 30%는 DDR3 DRAM과 DDR4 DRAM 모두를 탑재할 수 있으며, 20%는 DDR3 DRAM을 탑재할 것이란 예측을 설명했습니다.

 

 

JEDEC이 예측한 2014년 출시 서버의 지원 DRAM 메모리 비율. 기존 DDR3 DRAM을 차세대 DDR4 DRAM이 본격적으로 대체합니다.

 

 

DDR3의 2배에 달하는 전송 속도를 달성

 

DDR DRAM은 세대가 바뀌면서 최대 데이저 턴송 속도(대역폭)을 2배로 늘려 왔습니다. DDR4 세대에선 DDr3 세대의 2배에 달하는 데이터 전송 속도를 실현합니다. 입출력 핀 속도에서 DDR4 세대는 2,133Mbps, 2,400Mbps, 2,666Mbps, 3,200Mbps를 커버할 계획입니다. 원래는 2,133Mbps와 2,400Mbps의 DDR4 DRAM 칩이 제품화될 계획이었습니다. DRAM 모듈(DIMM：Dual In-line Memory Module)은 17GB/sec와 19.2GB/sec가 최대 데이터 전송 속도가 됩니다.

 

 

DDR2와 DDR3, DDR4 메모리 서브시스템(128비트 버스)의 데이터 전송 속도 변화

 

 

30나노 기술로 DDR4 타입의 4Gbit DRAM 실리콘 다이를 만들어 넣은 300mm 웨이퍼. 2012년 9월에 열린 IDF 2012의 삼성 전자 부스에서 나온 자료

 

 

전원 전압은 1.2V와 2.5V의 두 종류가 필요

 

DDR4 세대와 DDR3 세대는 데이터 전송 속도 외에도 전원 전압, 인터럽트 방식, DIMM 모양 등이 다른 것 외에도 DDR4 세대에서 수많은 새 기능이 추가되었습니다. 그러나 프리페치의 비트나 DRAM 패키지의 폼펙터 등은 변하지 않았습니다.

 

예를 들어 전원 전압은 DDR3이 코어 1.5V, 입출력 1.5V로 했지만, DDR4는 코어 1.2V, 입출력 1.2V로 내렸습니다. 전원 전압을 탑추면 소비 전력 증가를 억제하기 위해서입니다. 다만 허용되는 전원 전압의 변동 폭은 여전히 ±5%이기 때문에, 변동폭의 절대 값만 보면 전원 회로의 제약이 보다 커졌다고 할 수 있습니다.

 

 

DDR3 DRAM과 DDR4 DRAM의 주요 스펙

 

 

DDR3 DRAM과 DDR4 DRAM의 주요 스펙(코어 아키텍처의 물리 스펙)

 

 

DDR3 DRAM과 DDR4 DRAM의 주요 스펙(인터페이스)

 

 

DDR3 DRAM과 DDR4 DRAM의 주요 스펙(기능)

 

 

DDR3 DRAM과 DDR4 DRAM의 주요 스펙(기능)

 

 

DDR 각 세대의 DRAM 전원 전압 변화. DDR4 세대의 전원 전압은 1.2V부터 시작해 1.0xV로 전원 전압을 낮추는 걸 검토중입니다.

 

전원 전압의 경우 2.5V의 전원 전압을 따로 공급하는 것이 DDR4 세대의 큰 차이입니다. DDR3 세대까지는 데이터 쓰기를 빠르게 하기 위해 워드라인 전압을 내부에서 올렸지만, 승압 회로에 의한 실리콘 면적 증가와 소비 전력 증가를 무시할 수 없게 됐습니다. 만약 1.2V에서 시작해 승압 회를 롵ㅇ해 2.5V를 얻는다면 실리콘 다이 면적이 2~4% 늘어나게 됩니다. 또 승압 회로의 효율은 10% 정도로 낮아 쓸데없는 소비 전력이 생깁니다. DDR4 타입에선 2.5V 전압을 따로 공급해 DRAM 실리콘 다이 내부의 승압 회로를 생략했습니다. 다만 사용자가 보기엔 외부 전원 회로가 복잡해지면서 메모리 서브시스템 전체의 원가가 상승할 가능성이 있습니다. 별로 달갑지 않은 변경일 수도 있습니다.

 

데이터의 터미네이터 방식은 DDR3 세대에서 CTT(Center Tapped Termination)였던 것이 DDR4 세대에선 POD(Pseudo Open Drain)가 됩니다. POD는 데이터 라인의 로직 값이 낮을 때만 입출력 버퍼가 전류를 소비합니다. 이 덕분에 CTT에 비하면 소비 전류가 낮습니다. 또 DBI(Data Bus Inversion)라고 부르는 기능의 도입에 의해 로직 값이 낮을 때 데이터 핀을 전체의 반 이하로 줄일 수 있어, 소비 전류를 더욱 줄이게 됐습니다.

 

 

데이터 라인의 방식 차이. 왼쪽이 DDR3 세대의 CTT, 오른쪽이 DDR4 세대의 POD.

 

 

DBI(Data Bus Inversion)의 구조. 로직 값이 낮은 데이터 핀이 반을 넘을 때만 로직 값을 반전, 핀을 절반 이후로 줄입니다.

 

 

접지를 크게 강화한 메모리 모듈

 

DRAM 모듈은 표준의 DIMM과 소형의 SO-DIMM으로 나뉩니다. 우선 표준인 DIMM부터 설명하지요. DDR3 세대와 DDR4 세대의 큰 차이는 접지의 대폭적인 강화에 있습니다. DDR3 모듈에선 신호 핀 2개마다 접지 핀 한개씩을 할당하고 있었지만, DDR4 모듈에선 신호 핀 1개마다 접지 핀 한개를 할당했습니다. 그래서 모듈 전체의 핀 수가 DDR3의 240핀에서 DDR4는 284핀으로 늘었습니다. 그러나 모듈의 길이는 DDR3와 DDR4가 모두 똑같은 135.5mm입니다. 핀 피치를 DDR3의 1.0mm에서 DDR4는 0.8mm로 간격을 줄였기 때문입니다.

 

그 외에 DDR4 세대에선 모듈 기판의 높이가 좀 높아졌습니다. 핀 수가 늘어나면서 모듈 기판의 배선 밀도가 상승, 이걸 다 넣는데 필요한 높이가 늘어났기 때문으로 보입니다. 또 모듈 기판의 테두리는 경사가 져 있는데, 모듈을 소켓에 넣을 때 필요한 힘을 줄이기 위해서입니다.

 

 

DRAM 모듈의 모양. 위가 DDR3, 아래가 DDR4.

 

소형 메모리 모듈인 SO-DIMM은 표준 DIMM과 똑같이 접지를 대폭 강화했습니다. 신호 핀 1개마다 접지 핀 1개를 할당해 핀 수를 DDR3의 204에서 DDR4는 256핀으로 늘어났습니다. 핀의 피치는 DDR3의 0.6mm에서 DDR4는 0.5mm로 좁힐 수 있었습니다. 이 외에 SO-DIMM은 ECC를 지원하는 것이 필수가 됐습니다.

 

 

DRAM 모듈의 변경점

 

 

DDR4 SO-DIMM이 개요

 

 

뱅크 그룹의 변경으로 전송 속도를 향상

 

DDR SDRAM은 메모리를 미리 읽어들여-프리페치- 데이터 전송 속도의 최대치를 높여 왔습니다. 이 프리페치 비트는 DDR이 2비트, DDR2는 4비트, DDR3는 8비트였습니다.

 

이 전통에 따르면 DDR4는 16비트 프리페치를 써야 할 것 같지만, DDR3와 같은 8비트 프리페치를 씁니다. 16비트 프리페치를 쓰면 데이터 버퍼의 실리콘 다이 면적이 늘어나게 됩니다. 그래서 그 대신 뱅크 그룹을 도입해 데이터 전송 속도를 높이는 방법을 골랐습니다.

 

DDR3 DRAM은 메모리 셀 어레이를 8개의 기억장치 뱅크에 분할하고, 모든 기억장치 뱅크가 1개의 입출력 버퍼에 연결되어 있었습니다. DDR4 SDRAM은 메모리 셀 어레이를 16개의 기억장치 뱅크에 분할하고, 4개의 기억장치 뱅크를 1개의 뱅크 그룹으로 모았습니다. 그리고 입출력 버퍼를 4개의 로컬 버퍼와 1개의 글로벌 버퍼로 구성, 각각의 뱅크 그룹을 따로따로 로컬 버퍼에 연결합니다. 4개의 로컬 버퍼가 1개의 글로벌 버퍼에 연결돼 데이터 입출력을 수행합니다. 그리고 다른 뱅크 그룹에 연속으로 액세스해 데이터 전송 속도의 최대치를 DDR3의 2배까지 높일 수 있었습니다.

 

 

DDR3 DRAM의 기억장치 뱅크와 DDR4 DRAM의 기억장치 뱅크

 

 

다용도 레지스터로 쓰기 성능을 향상

 

DDR4 DRAM에서 추가된 기능은 20개가 넘습니다. 이들 신기능엔 소비 전력을 줄이기 위한 기능, 데이터 전송의 신뢰성을 유지하기 위한 기능, 액세스 성능을 높이기 위한 기능, 신호 품질을 향상시키는 기능등이 있습니다. 모든 것을 소개하는 건 어려우니 여기선 주요 추가 기능만 보겠습니다.

 

 

DDR4 DRAM에서 추가된 기능과 그 내역

 

가장 큰 신기능은 다용도 레지스터(MPR：Multi Purpose Register)의 도입일 것입니다. DRAM 컨트롤러의 설계를 쉽게 하기 위해 들어간 기능으로, 페이지 0~3까지의 4종류의 MPR이 있습니다. 각 페이지는 4개의 8비트 레지스터로 구성되니 총 16개의 8비트 레지스터가 있는 셈입니다. MPR을 읽고 쓸 경우에는 DRAM 컨트롤러에서 메모리 셀 어레이에 직접 액세스하지 않고, 액세스 대상을 MPR로 합니다.

 

 

다용도 레지스터 MPR:Multi Purpose Register의 개세스와 메모리 코어(메모리 셀 어레이)의 액세스

 

 

MPR 내부의 구조. 4페이지 구성이며 각각의 페이지는 MPR 0~3의 4개 8비트 레지스터로 이루어집니다.

 

MPR은 페이지의 차이에 따라 4종류의 용도가 있습니다. 페이지 0은 데이터 패턴의 저장, 페이지 1은 에러 로그의 저장, 페이지 2는 모드 레지스터의 내용 저장, 페이지 3은 DRAM 제조사만 자유롭게 사용할 수 있는 영역입니다.

 

더 자세히 보면 페이지 0은 트레이닝용의 데이터 패턴입니다. 여기서 트레이닝이란 DRAM에서 데이터 입출력의 타이밍이 버스에 일치하도록 메모리 컨트롤러에서 타이밍을 조정하는 작업을 가리킵니다. 페이지 0의 레지스터에는 기본값이 우선 저장되어 있으나 DRAM 컨트롤러가 나중에 레지스터 값을 바꿀 수 있습니다.

 

페이지 1은 에러 로그가 저장됩니다. DRAM 컨트롤러는 읽기만 가능한 레지스터입니다. 어드레스나 에러 스테이터스 등이 저장됩니다.

 

페이지 2는 모드 레지스터(MR：Mode Register)의 내용이 저장됩니다. DDR4 타입의 SDRAM은 MR0부터 6까지 7종류의 모드 레지스터가 있으며, DRAM 컨트롤러가 모드 레지스터의 내용을 수정할 수 있습니다. 또 MR의 내용 수정에는 MRS(Mode Resister Set) 커맨드라 부르는 명령을 씁니다. 모드 레지스터와는 다르게 MPR 페이지 2의 내용은 DRAM 컨트롤러가 바꿀 수 없고 오직 읽기만 가능합니다.

 

페이지 3은 DRAM 제조사만 사용할 수 있는 영역입니다. DRAM 컨트롤러는 데이터 읽기만 가능하고 수정은 안됩니다.

 

 

MPR의 내용

 

 

CRC로 데이터 에러를 검출

 

DDR4 DRAM 같은 초고속 메모리는 DRAM 컨트롤러와 DRAM 사이에 발생하는 약간의 노이즈만으로도 신호의 로직 값이 바뀔 수도 있습니다. 그래서 데이터 신호나 커맨드 신호, 어드레스 신호 등을 전송할 때 에러를 정정하는 기능을 DDR4는 추가하고 있습니다.

 

예를 들어 데이터 신호를 기록할 때는 기록 데이터와 함께 CRC(Cyclic Redundancy Check) 부호를 보내는 기능인 Write Data CRC가 있습니다. DRAM 컨트롤러가 데이터에서 CRC 부호를 만들어, 기록 데이터와 CRC 부호를 정리해 CRAM에 보냅니다. DRAM은 기록 데이터에서 CRC 부호를 만들어 DRAM 컨트롤러가 보낸 CRC 부호의 값과 비교합니다. 이 두 값에 차이가 있을 경우 DRAM은 에러 발생 플래그를 DRAM 컨트롤러에 보냅니다.

 

CRC 부호의 길이는 8비트, DBI를 포함한 72비트의 기록 데이터에서 8비트의 CRC 부호를 만들어 냅니다. CRC 부호의 생성에는 272개의 2입력 XOR 논리 게이트를 씁니다. 로직의 길이는 6단계로 꽤 깊습니다. 물론 Write Data CRC를 쓰면 쓰기 출력량은 떨어집니다.

 

에러 검출 코드로 가장 빠르고 편한 방법은 1비트의 패리티 체크지만, 2비트 이상의 에러가 발생했을 때 검출해내지 못한다는 약점이 있습니다. CRC 부호는 2비트의 에러도 검출하고, 홀수 비트의 에러는 2비트 이상에서도 검출해낼 수 있어, 패리티 부호보다 복잡하지만 에러 검출 범위가 넓습니다.

 

 

Write Data CRC의 구조

 

 

CRC 부호로 검출하는 에러의 범위

 

 

커맨드와 주소에는 패리티를 추가

 

커멘드 신호와 주소 신호는 패리티 비트를 더해 에러를 검출하는 C/A Parity 기능을 씁니다. 구체적으로 설명하면 DRAM 컨트롤러가 짝수 패리티를 만들어 이를 커맨드/주소 신호와 병렬로 DRAM에 보냅니다. DDR4 DRAM은 이 때문에 패리티 전용 핀인 PAR이 있습니다. DRAM은 수신한 커맨드/주소 신호에서 패리티 신호를 생성해 자신이 받은 패리티 비트 값과 비교합니다. 만약 잘못된 데이터가 나오면 Alert_n 핀의 출력 값이 '낮음'으로 바뀌면서 DRAM 컨트롤러에 에러 발생을 알립니다.

 

 

C/A Parity의 구조

 

 

다수의 실리콘 다이를 적층해 대용량화

 

이 외에 DDR4 DRAM의 표준 규격으로 검토되는 것이 3DS, 실리콘 다이를 3차원으로 적층하는 기술의 공통 사양입니다.

 

실리콘 다이를 2장이나 4장씩 겹쳐 1개의 패키지에 넣는 기술 그 자체는 별로 드문 것은 아닙니다. 낸드 플래시 메모리에선 실리콘 다이 적층 기술이 매우 흔히 사용되고 있습니다. 그 밖에 낸드 플래시 메모리와 DRAM 실리콘 다이를 적층하거나 모바일 기기용 프로세서와 모바일 DRAM의 실리콘 다이를 적층하는 반도체 제품도 적지 않습니다. DRAM은 2장의 실리콘 다이를 적층해 기억 용량을 늘린 제품이 전부터 나왔습니다.

 

이런 기존의 실리콘 다이 적층 기술은 실리콘 다이의 전극과 패키지의 전극을 병렬로 접속한 것입니다. 패키지 전극 1개에서 여러 와이어가 나와 실리콘 다이의 대응 전극과 연결되는 것입니다.

 

이 와이어 접속에 의한 실리콘 다이 적층 기술은 싼 값으로 고용량을 낼 수 있지만, 와이어가 늘어나면서 기생 유도계수와 기생 캐패시턴스가 커져 소비 전력이 늘어나고 신호의 품질이 열화한다는 단점이 있습니다. 2장의 실리콘 다이를 적층한 제품은 DDP(Dual Die Package), 4장의 실리콘 다이를 적층한 제품은 QDP(Quad Die Package)라 부릅니다.

 

 

기존의 실리콘 다이 적층 기술. 실리콘 다이를 적층해 패키지의 전극과 각각의 실리콘 다이 전극을 와이어로 연결합니다. 패키지 전극 1개에서 여러 라인의 와이어가 나오기 때문에 기생 소자가 늘어나게 됩니다.

 

 

마스터 슬레이브 방식으로 저전력과 빠른 속도를 실현

 

DDR4 같은 초고속 메모리에서 DDP나 QDP 같은 기존의 실리콘 다이 적층 기술을 쓰면 기생 소자가 늘어나면서 고속화를 지원하지 못할 가능성이 있습니다. 그래서 기생 유도 계수와 기생 캐패시턴스가 작고 저전력이면서 고속화에 적당한 실리콘 다이 적층 기술, 3DS가 고안된 것입니다.

 

3DS에선 여러 실리콘 다이 중 1개가 마스터 마스터 실리콘 다이가 되며 나머지는 슬레이브 실리콘 다이가 됩니다. 마스터 실리콘 다이만 패키지의 전극과 접속해 외부와 연결됩니다. 그래서 패키지 밖에서 보면 기생 소자는 싱글 다이의 패키지와 전혀 다르지 않습니다. 바꿔 말하면 마스터 다이는 외부와 인터페이스 로직을 가지고 있지만 슬레이브 다이는 실리콘 다이 사이에 연결하는 회로만 가지고 있습니다. 즉 마스터와 슬레이브는 서로 다른 실리콘입니다. 이 점은 같은 실리콘을 겹쳐 쌓는 기존의 적층 기술과 완전히 다릅니다.

 

현재 3DS로 상정된 것은 최대 8장, 그 외에 4장이나 2장의 DRAM 실리콘 다이를 겹치는 것입니다. 최 하층의 DRAM 다이가 마스터가 되며 그 외에 겹친 DRAM 다이가 슬레이브가 됩니다. 혹은 마스터 DRAM 다이 대신에 인터페이스를 담당하는 로직 실리콘 다이를 최하층에 배치하고, 그 위에 여러 DRAM 다이를 겹치는 방법도 있습니다.

 

 

3DS의 구성 예. 4장의 DRAM 실리콘 다이를 겹친 것입니다. 최하층이 인터페이스 로직을 갖춘 마스터 DRAM 다이며 그 외는 슬레이브 DRAM 다이가 됩니다.

 

 

3DS의 구성 예. 최하층에 인터페이스 로직의 실리콘 다이를 배치하고 그 위에 4장의 DRAM 다이를 겹쳤습니다.

 

겹쳐 쌓은 실리콘 다이를 연결하는 기술은 TSV(Through Silicon Via)가 유력합니다. 실리콘 다이를 관통하는 구멍을 뚫고 기둥 모양의 금속 전극(보통은 구리)를 묻어 실리콘 다이의 위와 아래를 전기로 연결하는 기술입니다. 기존의 와이어 접속과 비교하면 밀도가 높고 속도가 빠르며 전력 사용량이 낮은 패키지 내부 접속 기술입니다.

 

 

3DS를 실현하는 실리콘 다이 적층 기술. TSV 기술처럼 수직으로 실리콘 다이를 연결하는 기술을 사용합니다.

 

 

3DS의 DRAM을 탑재한 DIMM 모듈의 그림. 8장의 DRAM 다이를 적층한 패키지를 16개 탑재한 모듈입니다. 4기가비트의 실리콘 다이를 적층하면 64GB의 메모리 모듈을 실현할 수 있습니다.

 

3DS가 실용화되어 시장에 보급될지는 아직 불분명합니다. 우선 비싸기 때문입니다. 마스터 DRAM과 슬레이브 DRAM을 따로 만들면 실리콘 다이의 제조 원가가 비싸지게 됩니다. 인터페이스 로직을 추가한다 해도 마찬가지입니다. 3DS 전용의 DRAM 컨트롤러가 필요하다는 것도 원가 상승 요인이 됩니다. TSV를 통한 원가 상승이 어느 정도인지 모르지만, 이게 기존의 와이어 접속 기술보다 비싼 것은 확실합니다. 저가형 기술이 항상 주류의 자리를 차지했던 DRAM의 역사를 돌이켜 보면 저가 우선 가치관이 변하지 않는 한, 3DS는 DRAM에서 쓰이지 않을지도 보릅니다.

 

출처: http://pc.watch.impress.co.jp/docs/column/semicon/20130304_589890.html