2011 Symposium on VLSI Technology
기간 : 6 월 14 ~ 16 일
장소 : 교토부 교토 리가 로얄 호텔 교토

 

2011 Symposium on VLSI Circuits
기간 : 6 월 15 ~ 17 일
장소 : 교토부 교토 리가 로얄 호텔 교토

 

 

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회장의 리가 로얄 호텔 교토

 

 

반도체 벤처 기업 GENUSION (본사는 효고현 아마가사키 시)는 NOR 플래시 메모리의 성능 한계를 넘는 새로운

NOR 플래시 메모리를 개발하고 프로토 타입 칩 개요를 VLSI 2011에서 발표했다.

(T. Ogura, 강연 번호 19-2)

 

플래시 메모리를 크게 나누면 NOR 플래시 메모리와 NAND 플래시 메모리가 있다는 것은 잘 알려져 있다.

 

고속의 랜덤 억세스를 바탕으로 프로그램 저장에 적합한 NOR 플래시 메모리, 순차적 액세스가 빠르고 저장 용량 당 비용이 낮아 데이터 저장에 적합한 NAND 플래시 메모리로 나뉘게 된다.

 

NAND 플래시 메모리 제품의 최대 용량 (실리콘 대당)은 64Gbit에 도달했다. 이에 대해 NOR 플래시 메모리의 대용량화는 별로 진행되지 않은 상태이다. 대체적으로 실리콘 다이 당 1Gbit 전후일 것이다. 이것은 NOR 플래시 메모리의 메모리 셀이 이미 미세화 한계에 부딪쳐 있기 때문일 것이다.

 

NOR 플래시 메모리의 데이터 쓰기에는 "채널 핫 일렉트론 주입"이라고 불리우는 물리 현상을 사용하지만, 이 현상을 발생시키기 위해서는 높은 전기장을 필요로 한다. 그런데 미세화에 의해서 게이트 길이가 어느 정도 단축되었을 때, 높은 전기장에 의해 메모리 셀 트랜지스터의 내압이 없게 되어 버린다. 따라서, NOR 플래시 메모리의 게이트 길이는 약 110nm 전후가 한계가 되고 있다.

 

NAND 플래시 메모리 중, 첨단 제품의 게이트 길이는 20nm ~ 30nm에 도달하고 있으며, 고밀도 대용량화에서 큰 차이가 있다.

 

따라서 빠른 랜덤 읽기와 대용량을 모두 필요로 하는 반도체 스토리지는 NAND 플래시 메모리와 DRAM을 결합하는 경우가 많다. NAND 플래시 메모리에서 데이터를 DRAM에 전송하고 호스트 CPU는 DRAM의 데이터를 무작위로 읽어들여 메모리 액세스 성능의 병목 현상을 방지한다.

 

또, NOR 플래시 메모리에 데이터 쓰기 처리량이 NAND 플래시 메모리에 비해 낮다는 약점이 있다. 이것은 채널 핫 일렉트론 주입 효율이 낮기 때문에 일어난다.

 

 

 

● NAND 플래시와 NOR 플래시의 빈틈을 채우기

 


GENUSION 은 미쓰비시 전기와 히타치 제작소 등에 근무하고 있던 반도체 메모리 기술자를 영입하여 기술을 개발한 기업이다.

 

이 회사는 독자적인 NOR 플래시 기술을 개발하여 성능 한계의 돌파를 선보였다. 구체적으로는, 90nm의 CMOS 기술로 512Mbit의 신형 NOR 플래시 메모리를 시작했다. 기존 NOR 플래시보다 메모리 셀이 작아 다시 처리량이 높다.

 

먼저 90nm에서 종래엔 곤란했던 게이트 길이의 메모리 셀을 실현했다. 또한 디자인 규칙 2 (F2)로 환산했을 때의 메모리 셀의 크기는 기존의 NOR 플래시가 10F2인 반면, GENUSION 회사의 신형 NOR 플래시는 8F2, 즉 2 % 정도 작아지고 있다 . 데이터 쓰기 (프로그램)의 처리량은 10MB/sec, 종래의 NOR 플래시 1MB/sec에 비해 크게 높인 성능이다. 그리고 랜덤 읽기 액세스 시간은 100ns로, NAND 플래시 50μs보다 훨씬 짧다.

 

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512Mbit의 신형 NOR 플래시 메모리의 실리콘 다이 사진과 주요 사양. 실리콘 다이의 크기는 8.80mm × 10.19mm = 89.67 평방 mm. 메모리 셀은 1bit / 셀 (SLC)에서 셀 면적은 0.18μm × 0.36μm = 0.0648 평방 μm이다. 90nm 가공 치수를 고려하면 실리콘 다이 면적은 매우 작은 편.

 

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신형 NOR 플래시 메모리 (B4 - Flash)와 기존 NOR 플래시 메모리와 NAND 플래시 메모리와의 비교. 빨간색 테두리로 표시한 것이 이번에 시작한 메모리. 읽기 액세스 시간의 단축과 높은 다시 처리량을 양립시키고 있다.

 

 

 

● 밴드 간의 터널링 현상을 발생시키는 기술

 

GENUSION 이 개발한 메모리 셀 기술을 "B4 (Back Bias assisted Band to Band tunneling) 플래시 기술" 이라고 부르고 있다. 기존의 NOR 플래시 메모리와 마찬가지로 메모리 셀은 플로팅 게이트 (부유 게이트) 형이다. 그러나 트랜지스터는 기존의 NOR 플래시에선 n 채널 MOSFET인 반면, B4 플래시 기술은 트랜지스터 p 채널 MOSFET 으로 종래와 크게 다르다.

 

데이터 쓰기 (프로그램 실행) 시, 기판 바이어스 - 제어 게이트 바이어스에 의해 밴드 간의 터널링 전자 가속의 핫 일렉트론 주입을 일으켜 전하를 쓴다. 이 부분이 기존과 큰 차이이다.

 

기존의 NOR 플래시는 드레인 바이어스 - 제어 게이트 바이어스에 의해 채널 영역의 전자를 가속하여 핫 일렉트론 주입을 일으키고 있었다 (따라서 "채널 핫 일렉트론 주입"이라고 함).

 

B4 플래시 기술은 소스 드레인 사이에 높은 전기장을 주지 않기 때문에, 절연 파괴를 일으킬 우려가 없다. 또한 전하 주입 효율이 높다. 따라서 프로그램 시간이 짧아짐과 함께 동작 전류가 적게 든다. 또한 삭제 (Erase) 동작은 기존 NOR 플래시와 마찬가지로 FN 터널링을 이용하고 있다.

 

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B4 플래시 기술의 생각. GENUSION 의 Web 사이트에서 인용. 

 

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 B4 플래시 기술 쓰기 (프로그램) 원리. GENUSION 의 Web 사이트에서 인용.

 

 

 

 

● 고밀도 대용량화를 더욱 진행

 


VLSI 2011 에서 GENUSION이 발표한 512Mbit 칩은, 메모리 셀의 크기가 8F2 (F는 설계 규칙)이다.

고밀도 화의 한계는 4F2이므로 아직 여유가 있다고 할 수 있다.

 

이미 GENUSION 은 셀 어레이의 레이아웃과 구조를 개량한 6F2와 작은 메모리 셀을 개발하였고, 지난 5 월 개최된 국제 학회 " IMW 2011 "에서 이를 발표했다. 메모리 셀의 1 만회 반복 기록 수명과 250 ℃ 고온 방치 시험 데이터 보존 성능을 확인하고 있다. 6F2 기술을 사용하면 8F2 기술에 비해 메모리 셀 실리콘 면적이 4 분의 3으로 축소된다.

 

 


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크기를 6F2로 축소한 B4 플래시 메모리 셀의 단면 사진. 

 

 

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크기를 6F2로 축소한 B4 플래시 신뢰성. 왼쪽이 다시 사이클 시험 결과. 오른쪽이 고온 방치 시험 결과

 


또한 512Mbit의 시작 칩은, 1 개의 메모리 셀에 1bit 기억 SLC 타입을 채택했다. 이는 기존의 플래시 메모리와 마찬가지로 1 개의 메모리 셀에 2bit 기억 MLC 타입을 도입하여 저장 용량을 두 배로 증가시킨다.

 

만일 실리콘 다이 면적의 절반을 메모리 셀 어레이가 차지하고 90nm의 B4 플래시 기술 MLC 타입과 6F​​2 기술을 도입하면 1Gbit의 신형 NOR 플래시 메모리가 78 평방 mm의 실리콘 다이에서 실현될 수 있게 된다. 이것은 제품으로서는 상당히 높은 가격 경쟁력을 갖춘 실리콘 면적이라고 할 수 있다.

 

또한 GENUSION 은 78nm 기술의 6F2 메모리 셀 제작을 시작한 상태이다. 78nm의 CMOS 기술로 더 큰 용량인 4Gbit 신형 NAND 플래시 메모리 (MLC 타입)을 제조했을 때의 실리콘 다이 면적은 위의 가정을 바탕으로 계산하면 117 평방 mm이 된다. 이것도 충분히 제품화할 수 있을 것 같은 실리콘 면적이다.

 

NAND 플래시 메모리의 대용량화가 급격히 진행된 결과, NOR 플래시 메모리와 격차가 벌어지는 한편, 그 빈틈을 채우기 위한 플래시 메모리를 일본의 반도체 벤처가 키워온 것은 매우 의미있는 것이라고 할 수 있겠다.

 

앞으로는 1Gbit, 4Gbit 와 같은 대용량 제품이 등장하는 것을 기대할 수 있을 것이다.

 

 

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