10nm 프로세스의 가혹한 경쟁
현재의 공정 기술은 10nm의 양산 경쟁 체제에 들어섰습니다. 인텔, TSMC, 삼성이 각각 10nm 프로세스를 서두르고 있습니다.
삼성은 10nm 공정의 양산에 제일 먼저 도달했음을 강조합니다. TSMC도 10nm의 개발이 순조로워 양산에 임박했다고 설명합니다. 한편 14nm 프로세스에선 삼성에서 기술 라이센스를 받은 글로벌 파운드리가 10nm를 사실상 건너뛰고 7nm 공정에 집중합니다. 글로벌 파운드리는 IBM Microelectronics를 인수해 그곳의 기술을 활용합니다.
7nm에선 EUV (Extreme Ultraviolet) 노광 기술을 기다리거나 아니면 EUV를 쓰지 않는 쪽으로 반도체 업계가 나뉩니다. TSMC와 글로벌 파운드리는 EUV를 쓰지 않고 7nm 공정을 빠르게 도입하는 걸 목표로 합니다. 그러나 삼성은 EUV를 기다려 7nm를 시작할 전망입니다. 따라서 삼성의 EUV 7nm는 아무리 빨라도 EUV를 쓰지 않는 TSMC의 7nm 공정보다 1년 늦어질 것으로 예측됩니다.
삼성은 아이폰이라는 큰 고객의 독점 공급을 잃었습니다. 그러나 파운드리로서의 지위를 다져와 퀄컴을 비롯한 주요 고객을 잡았습니다. 주요 업체들의 GPU와 CPU도 TSMC에서 삼성 팹으로 일부 움직이려는 모습이 보입니다. 따라서 차세대 모바일 SoC와 GPU, CPU의 기반이 되는 기술로서 삼성 공정 기술의 중요성이 커지고 있습니다.
각 파운드리의 공정 로드맵 예상
EUV 버전이야말로 진짜 7nm라고 설명하는 삼성
양산에 들어간 10LPE와 2017년에 보급될 10LPP
삼성은 10nm 프로세스에서 초기 양산 버전인 10LPE를 시작했으며, 성능 향상 버전인 2세대 10LPP도 이미 착수했습니다. 삼성은 10LPE의 초기 생산을 올해 1분기에 시작해 현재 양산 중입니다. 퀄컴의 모바일 SoC가 첫 번째 제품이 될 것으로 보입니다.
삼성의 2세대 10nm인 10LPP는 2016년에 초기 생산을 시작해 내년 중 양산에 들어갈 전망입니다. 빠르게 10nm를 출시함은 물론, 모바일 SoC와 GPU 모두를 손에 넣으려 합니다.
삼성은 10nm를 10LPE와 10LPP의 2가지로 준비 중입니다.
삼성의 10nm프로세스 로드맵
삼성은 10nm의 PDK (Process Design Kit)를 준비했으며 기반 IP도 10LPE를 갖췄습니다. 10LPP를 위한 표준 라이브러리는 올해 안에, IP는 2017년 1분기에 나옵니다.
삼성의 PDK (Process Design Kit) 준비 상황
10nm 표준 셀 라이브러리와 IP의 상황
삼성의 10nm 공정은 14nm 프로세스에 게이트 피치(게이트 간격)는 82%, 메탈 피치(최소 배선 간격)는 75%로 축소합니다. 구체적으로 게이트 피치는 78nm(14nm)에서 64nm(10nm)로, 메탈 피치는 64nm(14nm)에서 48nm(10nm)가 됩니다. 게이트 피치 × 메탈 피치는 61.5%입니다.
이렇게 모두 70%대로 줄이면 게이트 피치 × 메탈 피치 = 50% 대 초반이 될 것입니다. 삼성의 10nm는 축소 비율이 그리 크지 않으며, TSMC의 10nm보다 클 것으로 추측됩니다. 16/14nm 프로세스에선 삼성이 TSMC보다 작았으나 10nm에선 역전될 가능성이 높습니다. 무엇보다 파운드리 업체들은 표준 셀 라이브러리 레벨에서 규모를 줄이는 데에도 주력하고 있으며, 로직 셀의 면적이 더 높은 비율로 축소될 가능성이 높습니다.
삼성이 VLSI Symposium에서 발표한 10nm 프로세스의 디자인 규칙
SRAM 비트 셀의 축소는 38% 수준
삼성은 10nm의 SRAM 비트 셀의 면적도 공개했습니다. 고밀도 6T High-Density (HD) 비트 셀이 0.040μ제곱m, 고성능 6T High-Current (HC)가 0.049μ제곱m입니다. 이는 올해 2월의 ISSCC (IEEE International Solid-State Circuits Conference)에서 공개 된 것입니다.
삼성의 14nm에선 6T HD 셀이 0.0645μ제곱m, 6T HP 셀이 0.08μ제곱m였습니다. 6T HD끼리 비교하면 14nm → 10nm에서 38% 줄어들어 62%의 크기로 된 것입니다. 이렇게 보면 프로세스 세대가 변하면서 50% 줄어든 것이니 축소 배율의 발전 추세가 꽤 둔화된 것입니다.
그러나 파운드리의 앞으로 첨단 프로세스는 단순히 크기만 줄이는 게 아니라, 배율만 가지고 프로세스의 가치를 가늠할 수 없습니다. 또 크기를 적당히 줄이는 건 비용 절감에도 연결되기에 웨이퍼 당 가격을 낮춘 서비스를 제공하기 쉬워진다는 장점도 있습니다.
삼성이 ISSCC에서 공개 한 10nm의 SRAM 비트 셀과 테스트 칩
삼성이 2015년 ARM Techcon에서 공개한 14LPP의 SRAM 라이브러리
삼성의 10nm를 인텔 프로세스와 비교하면 인텔 14nm 게이트 피치가 70nm, 메탈 피치가 52nm니 각각 91%와 92%가 됩니다. 인텔의 10nm 게이트 피치는 56nm 정도라고 볼 수 있습니다. 즉 삼성의 10nm는 인텔의 14nm와 10nm의 중간 정도의 크기에 해당되는 공정이라 할 수 있으며, 인텔 프로세스로 환산한다면 12.5nm 프로세스 정도가 됩니다.
인텔과 파운드리 업체의 디자인 비교
전력 절감에 초점을 맞춘 차세대 프로세스
삼성은 10nm의 성능과 소비 전력도 발표했습니다. VLSI Symposium의 문서에선 삼성의 10nm 프로세스는 자사의 14nm 프로세스와 비교해 27%의 속도 향상이나 40%의 전력 절감 효과를 본다고 밝혔습니다. 속도는 순수한 논리 게이트의 동작 속도 (inverter_D4, Fan Out = 3) 비교입니다. 누설 전류가 같다면 회로 성능을 27% 높일 수 있고, 속도가 같다면 전력을 40% 줄여 전력 효율이 67% 증가하는 것입니다.
VLSI Symposium에서 발표된 10nm의 성능과 전력
14nm의 첫번째 공정인 14LPE와의 비교도 봅시다. 14nm 2 세대인 14LPP와 비교하면 11%의 속도 향상이나 34%의 전력 절감이 나옵니다. TSMC의 10FF가 16nm 2세대인 16FF+ 대비 15%의 속도 향상 또는 40%의 전력 절감 효과를 냅니다. 그것만 비교하면 TSMC 쪽이 성능과 전력의 향상 폭이 큰 것으로 보입니다.
삼성이 ARM Techcon에서 공개한 성능과 전력의 마이그레이션
삼성은 14nm 프로세스를 초기 생산 공정인 14LPE, 성능 향상 프로세스인 14LPP, 축소 공정인 14LPC의 3단계로 나눠 제공합니다. 14LPP과 14LPC은 기본적으로 성능과 전력 사용량이 같습니다. 10nm의 첫 번째 세대 10LPE, 성능 향상 버전인 2세대 10LPP에서는 성능이 9% 향상되거나 전력이 15% 줄어듭니다.
14LPE과 14LPP의 차이
14LPE과 14LPP는 표준 셀과 CPP (Contacted Poly Pitch)도 다릅니다.
10LPP을 14LPE와 비교하면 성능은 39% 증가하고 소비 전력은 49% 줄어듭니다. 삼성의 메인스트림 공정인 28nm의 28LPP와 비교하면 성능이 99% 향상되거나 전력은 76% 감소합니다. 즉 10nm 세대에선 28nm 세대와 비교하여 전력을 1/4로 줄일 수 있게 돼, 상대적으로 전력 절감 비율이 높습니다. 이건 TSMC도 마찬가지입니다.
파운드리는 사업입니다. 새로운 프로세스 세대의 도입에 따른 비용 상승을 상쇄할만한 장점이 필요합니다. 일단 프로세스 제조 비용 상승 때문에 공정 미세화로 인한 트랜지스터 밀도가 향상 효과가 상쇄되며, 공정 축소에 따른 비용 절감 효과가 전처럼 높지 않습니다. 또한 성능 향상만을 추구하는 움직임은 앞으로 나오기 힘들 것입니다. 따라서 파운드리가 새로운 프로세스 노드를 개발하면서 FinFET의 장점을 살려 누설 전류를 줄이는 데 초점을 맞출 것입니다.
10nm 프로세스의 핵심인 패터닝 기술
10nm 프로세스에서 핵심은 노광 기술과 배선 기술입니다. 기존의 노광 기술로 커버할 수 없는 미세 가공이 필요하고, 하층의 메탈 레이어에선 배선 저항이 매우 중요하기 때문입니다. EUV 노광 기술은 10nm 프로세스에서 늦어지면서 각 제조사들이 모두 기존의 ArF 엑시머 레이저 광원에 의한 액침 다중 노광 패턴으로 10nm 프로세스를 시작합니다.
파운드리 업체는 16/14nm 공정에서 패턴을 두 마스크로 나누어 두번 노광해 제조하는 LELE (Litho-Etch-Litho-Etch) 더블 패터닝 기술을 채용했습니다. 그 다음의 10nm 프로세스에서는 LELE의 발전형인 LELELE (Litho-Etch-Litho-Etch-Litho-Etch) 트리플 패터닝 기술을 사용하거나 측벽 (측벽)을 사용하는 새로운 패터닝 기술인 SADP (Self- Aligned Double Patterning)를 선택할 수 있습니다. 저마다 장단점이 있고 특징이 다릅니다. 10nm 프로세스에서 가장 좁은 배선과 FinFET 트랜지스터의 핀의 생성에 새로운 패터닝 기술이 필요합니다.
인텔은 14nm 프로세스에서 핀의 생성에 SADP을 채용했습니다. 이것은 인텔의 14nm 프로세스 크기가 파운드리 제조사의 16/14nm와 10nm 사이에 위치할 정도로 작아 LELE로 대응하기 어려웠기 때문입니다. 아래는 글로벌 파운드리가 Semicon West에서 보여준 피치 스케일링의 트렌드입니다. 삼성 같은 파운드리도 10nm 공정에선 메탈 피치가 LELE로 감당이 안 되는 수준인 것으로 나타났습니다.
글로벌 파운드리가 밝힌 피치 트렌드와 패턴 기술
핀 SADP, M2에 LELELE의 두가지 더블 패터닝을 사용하는 삼성
삼성은 ARM Techcon에서 10nm의 메탈 피치가 좁은 M1 레이어에 LELELE 트리플 패터닝을 사용한다고 밝혔습니다. LELELE는 같은 메탈 레이어의 배선을 3가지로 나눠 라우팅을 합니다. 즉 배선을 3가지로 분할해야 합니다. 이를 위해선 EDA 툴의 지원이 필수이며, 삼성은 ARM Techcon에서 이미 툴 제조사가 이를 지원하고 있음을 강조했습니다.
삼성은 M1 메탈 레이어 트리플 패터닝을 채용
삼성이 채용한 건 LELELE 트리플 패터닝뿐만이 아닙니다. 삼성은 올해 7월의 VLSI Symposium (Symposium on VLSI Technology)에서 FinFET 트랜지스터의 핀 생성에 측벽을 채용할 것이라 밝혔습니다. 인텔과 마찬가지로 측벽을 사용한 SADP에 의해 메탈 피치보다 좁은 핀 피치(트랜지스터의 핀 사이 간격)을 실현하는 것으로 보입니다.
삼성의 핀은 SADP, M1은 LELELE 조합입니다. 이는 SADP와 LELELE의 특징을 모두 살리는 방법이기도 합니다. SADP는재료 양쪽에 측벽을 사용해 2개의 라인을 생성합니다. 따라서 FinFET의 핀처럼 라인이 갖춰진 부분에 쓰기 편해, 라인이 곧게 뻗은 곳에 주로 습니다. 반면 LELELE는 구부러진 라인에 장점이 있어 M1 메탈 레이어에 사용합니다.
삼성이 공개한 10nm 프로세스의 개요
10nm 프로세스에선 4종류의 게이트 전압 옵션을 제공
