삼성 7nm 공정 도입은 그리 빠르진 않았습니다. 지난 1년 동안 처리량을 꾸준히 끌어올렸고, 지금은 엑시노스 9825로 대규모 생산을 진행 중입니다. 이제 7nm가 본궤도에 올랐으니 그 다음 공정을 봐야지요.
삼성은 4개의 주요 공정을 갖고 있으며, 여기에서 파생된 공정을 준비하고 있습니다. 삼성은 현재 7LPP 공정을 도입했는데, 여기서 6nm 공정이 가장 먼저 파생되 나옵니다. SDB를 도입해 1.18배의 밀도 향상을 달성한 게 6LPP 공정입니다. 그리고 4LPP 노드가 로드맵에서 사라지고 4LPE만 남았습니다. 또 3GAAE와 3GAAP의 이름이 3GAE와 3GAP로 바뀌었습니다.
삼성의 로드맵은 3개의 최첨단 공정 제조사 중에서 가장 위험이 적습니다. 모든 노드는 점진적인 변화를 이룹니다. 한번에 많은 것이 바뀌지 않고요. 그래서 수율이 충분히 올라가면 후속 노드에서 새로운 기술을 추가해 나갑니다. 물론 단점도 있습니다. 개발 속도가 TSMC보다 느리다는 거.
6LPP 공정부터 봅시다. 삼성은 7LPP 노드 이후에 5LPE와 4LPE, 4LPP를 준비했는데 올해 로드맵에선 7LPP와 5LPE 사이에 6LPP라는 과도기적인 공정을 추가했습니다. 6LPP는 7LPP의 DDB를 SDB로 바꿔 18%의 밀도 상승을 이루었습니다. 위 그림에 나온대로 DDB는 SDB보다 테두리 쪽의 폭이 더 넓습니다.
https://www.legacy.semiwiki.com/forum/files/Leading%20Edge%20Logic.pdf
삼성의 7nm EUV는 7LPP입니다. 공정 밀도가 TSMC의 7nm DUV보다 낮지요. 삼성은 그 격차를 줄이고 싶을 겁니다. 그래서 6LPP가 나온 것이고요. 재밌는 건 TSMC도 5nm 전에 과도기적인 공정인 6nm를 준비하고 있다는 겁니다. 7nm EUV의 최적화 버전을 기반으로 만듭니다.
5LPE는 7nm 공정의 확장 버전이며 7LPP에서 얻은 성과를 기반으로 개조한 공정입니다. 5LPE는 7LPP와 같은 SRAM 트랜지스터를 사용해 GR 호환성을 지닙니다.
삼성은 5LPE에서 다양한 옵션을 제공합니다. 6T로 밀도를 높이거나 7.5T로 성능을 높일수도 있습니다. 6T는 밀도가 0.7배 늘어나며 7.5T는 성능이 11% 향상됩니다.
로드맵에서 4LPP 공정이 제거되고 7nm 공정의 최종 진화본인 4LPE만 남아 있습니다. 5LPE를 기반으로 해서 트랜지스터 밀도를 더 높인 공정입니다.
