2018년 6월 20일에 반도체 기술 국제 학회 VLSI 심포지엄에서 삼성전자가 EUV를 채용한 7nm 제조 기술을 설명. 제목은 True 7nm Platform Technology

 

삼성전자는 미세 가공에 EUV(Extreme Ultra-Violet) 리소그래필르 사용한 7nm 세대의 반도체 양산 기술을 개발 중입니다. 이 기술이 거의 완성 단계에 다가와, 2018년 말까지 모바일 애플리케이션 프로세서의 양산을 시작할 수 있을 것 같습니다. 

 

삼성은 전부터 7nm 세대의 반도체 생산에 EUV 리소그래피를 도입한다고 발표했습니다. 2017년 2월에 개최한 반도체 회로 기술 국제 학회인 ISSCC 2017에선 EUV 리소그래피를 도입해 제작한 SRAM 테스트 칩(용량 8Mbit)를 발표했습니다. 2017년 6월에는 VLSI 심포지엄에서 EUV 리소그래피를 사용한 7nm 세대의 반도체 제조 기술을 발표했습니다. 여기까지가 1세대 EUV 채용 7nm 기술입니다. 

 

삼성이 양산에 사용하려는 기술은 2세대 7nm 제조 기술입니다. 2018년 2월에 ISSCC에서 저장 용량을 256Mbit로 대폭 확대한 SRAM 실리콘 다이 프로토타입을 선보였습니다. 그리고 6월 20일엔 미국 하와이에서 개최된 VLSI 심포지엄에서 2세대 EUV를 채용한 7nm 제조 기술의 개요을 발표했습니다. 

 

 

삼성이 EUC를 도입한 7nm 기술로 제작한 256Mbit SRAM 실리콘 다이의 사진. 실리콘 다이 면적은 69.3제곱mm

 

 

연결과 최소 피치 배선 가공에 EUV 리소그래피를 적용

 

EUV 리소그래피를 적용한 부분은 1세대와 마찬가지로 트랜지스터 (FinFET)와 금속 배선을 연결하는 MOL (Middle-Of-Line) 층과 최소 피치의 금속 배선(Mx) 층입니다. 게이트 연결 피치(CPP)는 54nm, 금속 배선의 최소 피치는 36nm로 상당히 좁습니다. 모두 EUV 싱글 노출로 필요한 해상도를 얻었습니다.

 

트랜지스터는 벌크 실리콘 FinFET입니다. 핀 피치는 27nm로 매우 얇습니다. 여기는 ArF 액침 노광과 SAQP (자기 정합형 4 배 패터닝) 기술을 결합해 가공했습니다. 트랜지스터의 게이트 전압은 1세대와 마찬가지로 3종류가 있습니다. 게이트 전압이 높은 쪽부터 RVT (Regular Voltage Threshold), LVT (Low Voltage Threshold), SLVT (Super Low Voltage Threshold)라고 불러 구별합니다.

 

 

EUV 리소그래피의 진가는 밀도가 아니라 가공 패턴의 충실함

 

삼성의 2세대 7nm 제조 기술을 다른 회사의 7nm 제조 기술(인텔은 10nm)과 비교하면 핀 피치는 다른 회사와 같고 금속 배선 피치도 비슷하나, 연결 피치는 조금 뒤쳐집니다. 로직 셀 밀도의 기준이 되는 CPP(게이트 연결 피치)와 배선 피치의 곱셈, 트랜지스터 밀도의 기준이 되는 핀 피치와 CPP의 곰셈 값은 매우 작으나, 업체 최소값보다는 약간 큽니다. SRAM 메모리 셀 면적은 다른 회사보다 작아 역대 최소를 기록했습니다. 

 

이러한 값을 살펴보면 EUV 리소그래피의 도입으로 삼성의 7nm 제조 기술이 다른 회사에 비해 논리 회로의 밀도가 크게 높아지거나, 트랜지스터 밀도가 엄청나게 향상하진 않습니다. 실제로 강연에서도 삼성은 SRAM 셀이 세계에서 가장 작다는 건 어필하고 있으나, 로직 회로의 밀도가 다른 회사보다 앞선다고 주장하진 않았습니다.

 

EUV 리소그래피 도입에 따른 장점으로 삼성이 강하게 주장한 건 가공 패턴의 충실도가 현격히 향상하는 것입니다. ArF 액침에 비해 마스크 패턴 신뢰도는 70% 향상됩니다. 충실도의 비약적인 향상에 따른 가장 중요한 발전은 굴곡진 배선 패턴을 가공할 수 있게 됐다는 것입니다. 이를 통해 배선 레이아웃의 자유도가 크게 향상됩니다. 그 결과 배선 지연이 줄어들고 배선 층 수가 감소하고 논리 셀 크기가 작아집니다. 

 

 

굴곡진 배선 패턴의 해상도 차이. 왼쪽은 EUV 리소그래피 싱글 노출, 오른쪽은 ArF 액침 리소그래피 멀티 패터닝. 

 

ArF 액침 멀티 패턴은 구부러진 배선 패턴의 가공이 어려워, 평행/직선 형태로 배선 패턴을 하는 경우가 많습니다. 예를 들어 1층과 3층의 배선이 수평 평행하는 직선 군이라면, 2층과 4층의 배선은 수직 평행하는 직선군이 되도록 배치했습니다. 신호 전송 경로(레이아웃)에 절곡이 있으면 배선 사이의 Via를 통해 상층/하층 배선층에 신호를 전달할 필요가 있습니다. 이것은 배선 면적 증대와 배선 저항 증가, Via에 의한 저항 증가 등의 부작용이 있습니다.

 

EUV 리소그래피를 도입하면 연결 부분의 치수 변화와 배선 사이 공간의 치수 편차가 크게 줄어드는 효과가 있습니다. 삼성의 논문에 따르면 ArF 액침 멀티 패터닝에 비해 연결 치수 편차는 약 절반으로, 배선 사이 공간의 치수 편차는 2/3으로 줄어들고 있습니다. 편차가 줄어들면 설계 치수를 더 줄일 여유를 확보하게 됩니다. 이것도 논리 셀의 축소에 더해 논리 셀의 높이가 10% 정도 줄어든다고 설명합니다. 

 

 

10nm 세대에 비해 속도는 20~30% 향상, 소비 전력은 30~50% 감소

 

삼성이 개발한 7nm 세대 제조 기술은 자사 10nm 세대에 비해 속도, 소비 전력이 모두 개선됐습니다. 트랜지스터 수준(1세대 7nm 기술)에선 속도가 20% 향상, 소비 전력은 3%% 줄었습니다. 논리 셀 라이브러리 수준에선(2세대 7nm 기술) 속도가 20~30% 향상, 소비 전력은 30~50% 정도 감소했다고 합니다. 또한 CPP와 금속 배선 피치에 따라 나오는 면적은 10nm 세대에 비해 63%로 줄었습니다.

 

 

첫 제품은 모바일 애플리케이션 프로세서 

 

 

이번 강연에서 주목해야 할 점은 EUV를 쓴 7nm 공정 세대의 첫 제품이 될 것으로 추측되는 모바일 애플리케이션 프로세서의 샘플 실리콘 다이 사진을 공개했다는 점입니다. 세부 사항은 알 수 없도록 일부러 흐리게 처리한 사진이며, 실리콘 다이 면적도 공개하지 않았습니다. 이 애플리케이션 프로세서는 여러개의 CPU 코어와 멀티 GPU 코어, SRAM 매크로를 내장합니다. 이미 프로토타입 생산을 끝내 작동하는 칩이 나와 있습니다.

 

이 밖에 강연에선 장기 신뢰성 시험(NBTI)와 절연막 경도 파괴(TDDB) 테스트에서 10년 이상의 수명을 보장한다고 설명했습니다. EUV 리소그래피 자체의 완성도는 아직 불확실하나, 여기에서 만든 실리콘은 이미 실용화 수준에 도달했음을 알 수 있습니다.

 

EUV 리소그래피의 양산 적용의 경우 대만의 TSMC가 가장 적극적이라고 합니다. 적용 세대는 7nm를 예상하고 있었습니다. 그러나 TSMC는 2017년에 7nm EUV 리소그래피 도입을 그만두고 ArF 액침 멀티 패턴에서 7nm 세대의 반도체 양산을 시작했습니다. 현재 EUV 리소그래피의 양산 적용을 일정을 확실하게 가지고 있는 반도체 기업은 삼성 뿐입니다.