TSMC가 7nm의 현황을 설명

드디어 7nm 공정의 시대가 다가옵니다. 파운드리 업계 1위인 대만 TSMC는 10월 24~26일, 미국 산타 클라라에서 개최된 ARM의 기술 컨퍼런스 ARM Techcon 2017에서 7nm 공정의 상황을 설명했습니다.

 

TSMC는 액침 노광 버전의 7nm 공정 상태에 대해 이렇게 설명합니다. "우리는 7nm 공정 개발을 끝내려는 중입니다. 올해 (2017년) 2분기에 이미 7nm의 시험 생산을 시작했으며, 7nm에서는 30개의 회사가 계약을 마쳤습니다. 올해 안에 15개의 제품이 테이프 아웃(설계 완료)될 예정이며, 내년 중반까지 나머지 제품의 설계가 끝납니다." (TSMC의 Tom Quan. Deputy Director, Design Infrastructure Marketing Division, TSMC North America)

 

TSMC 7nm 공정의 고객 중 하나가 애플이 가능성이 높습니다. 이 경운 다음 아이폰, 9세대 아이폰의 A12 SoC는 7nm 공정을 쓰게 됩니다.

 

 

제조 공정의 일정

 

 

TSMC의 7nm 공정 현황

 

7nm가 10nm에 비해 성능, 전력 사용량, 트랜지스터 밀도가 비약적으로 향상될까요? 답은 Yes와 No 모두입니다. TSMC의 7nm 공정에는 2종류가 있고 2단계로 진화할 계획이기 때문입니다. 10nm에서 7nm로 변화하는 건 그리 크지 않으나, 10nm에서 2세대 7nm는 큰 변화입니다.

 

TSMC의 7nm는 기존의 ArF 엑시머 레이저 광원을 사용해 액침 멀티 패터닝한 7FF와, EUV(Extreme Ultraviolet) 노광을 사용한 7FF+의 2가지가 있습니다. 현재 시험 생산에 들어간 건 ArF 버전의 7nm 7FF 뿐입니다. TSMC의 로드맵에선 2016년에 10nm를 시작, 올해부터 양산. 기존의 노광 기술을 적용한 7nm를 올해부터 시작, 내년에 양산. EUV 버전 7FF+를 내년에 공개, 2019년에 양산하는 빠른 전환을 보입니다. 

 

TSMC의 ArF 용 7nm 공정은 상대적으로 스펙이 빡빡하지 않아, 10nm 프로세스에서 건너가도 이득이 크지 않습니다. TSMC는 ArF 용 7nm의 스펙을 낮게 잡아 제조와 출시를 쉽게 만들고, 다음 EUV 버전 7nm으로 연결하는 2단계 전략을 씁니다. 즉 ArF용 7nm는 절반 수준의 미세화로, 7nm가 2단계에 걸쳐 진화하는 일정입니다.

 

 

각 제조사의 프로세스 크기 비교

 

 

2017년의 TSMC 공정 포트폴리오. 7nm 제조가 가능합니다.

 

 

작년의 TSMC 공정 포트폴리오. 7nm가 개발 단계입니다.

 

 

16nm 다음은 7nm가 TSMC의 주력 노드 

 

같은 7nm라 해도 ArF 7nm와 EUV 7nm는 트랜지스터 각 부분의 크기가 달라 표준 셀 디자인도 바뀝니다. 7nm+에선 메탈 층 중 몇몇 레이어가 EUV 가공이 들어갑니다. 또 트렌지스터 성능도 향상되고 표준 셀 밀도도 오릅니다. 따라서 반도체 다이의 면적이 작아집니다. 7nm+가 7nm의 1년후 생산 가능할 것이라 TSMC는 보고 있습니다.

 

TSMC의 7nm라는 노드 숫자는 ArF 액침 노광을 쓰는 마지막 공정이자, EUV의 첫 번째 공정이라는 두가지 의미를 갖게 됐습니다. 물론 진짜는 EUV 버전의 7nm입니다. EUV 장비의 초기 도입에 비용이 필요하지만, EUV의 프로세스가 간소화되고 제조 비용에서도 유리합니다. ArF 액침 버전 7nm는 과도기적인 방법이라 보입니다.

 

 

파운드리 업체의 프로세스 로드맵

 

이번 설명에서는 TSMC의 현재 첨단 공정인 10nm(아이폰 8/X의 A11 제조)가 비중이 작습니다. TSMC의 프로세스 노드는 7nm와 16nm를 주력으로 삼을 듯 합니다. 이것은 28nm와 16nm가 주력이고 20nm의 비중이 줄어든 것과 비슷한 상황입니다.

 

TSMC 주력 노드는 28nm → 16nm → 7nm (EUV)로 변화할 가능성이 높습니다. 그 사이의 20nm와 10nm는 상대적으로 수명이 짧은 공정이 될 것입니다. 또 TSMC는 12nm 공정도 있으나 이것은 16nm 공정을 기반으로 6T (6-Track) 표준 셀 라이브러리를 사용하는 프로세스입니다. 기술적으로는 16nm의 파생 버전입니다.

 

TSMC가 7nm 노드를 16nm와 비교

 

 

표준 셀 높이

 

28nm는 다중 노광 기술과 FinFET 3D를 사용하지 않는 평면형 트랜지스터 중 저가형 세대의 마지막 공정입니다. 16nm는 ArF 이중 노광과 FinFET를 도입하 단가 절감이 진행되는 프로세스입니다. 7nm는 ArF 멀티 패터닝을 쓰는 마지막 공정으로 EUV로 변화해 가는 사이에 있습니다. 이 3개의 주요 공정에 TSMC는 집중하고 있습니다.

 

 

데이터 센터를 대상으로 한 7nm

ARM Techcon에서 TSMC의 발표 내용은 크게 3개입니다. 7nm 공정이 순조롭게 진행 중, 7nm는 HPC(High Performance Computing) 분야에 주력할 예정, 이를 위해 TSMC는 프로세서의 ARM, EDA 툴의 Cadence는 물론이고 FPGA Xilinx와도 긴밀히 협력한다는 내용입니다.

 

TSMC의 7nm 공정은 이미 15개 제품이 테이프 아웃 단계에 접어들고 있습니다. 순조롭다면 내년 중반기에 7nm 칩을 탑재한 제품이 등장합니다. 아이폰 9의 시점에 맞출 수 있지요. 무엇보다 7nm의 설계는 작년 중반부터 시작한지라 테이프 아웃의 수는 더 늘어날 것입니다.

 

TSMC 7nm의 중요한 특징은 'HPC 우선'이란 것입니다. 지난 몇 세대 동안 TSMC의 첨단 프로세스는 모바일에 먼저 제공했습니다. 그러나 이번 7nm 공정은 TSMC가 출시와 함께 HPC(High Performance Computing) 분야를 신경쓸 것이라 강조했습니다. 여기서 말하는 HPC는 슈퍼컴퓨터 외에 데이터센터의 칩 전반을 가리킵니다.

 

 

기존의 데이터센터

 

 

앞으로 데이터센터의 흐름

 

TSMC가 다시 HPC에 신경쓰게 된 배경에는 데이터센터에 큰 변화가 있기 때문입니다. 2015년까지 데이터센터는 싱글 스레드 성능 위주였으며, x86 CPU가 지배적이었습니다. 그러나 앞으로 데이터센터에선 딥 러닝이 떠오르고 SDN(Software Defined Network) 등 다양한 분야에서 보조 프로세서와 스몰 코어 서버처럼 지금까지와 다른 프로세서가 중요하게 됐습니다.

 

더 이상 대형 서버 CPU가 주인공이 아닙니다. GPU, 딥 러닝 가속기, FPGA(Field-Programmable Gate Array) 등이 서버에 침투하기 시작하면서 매니코어 소형 CPU에도 기회가 생겼습니다. TSMC는 그 흐름에 맞춰 첨단 공정에서 HPC를 지원하려 합니다.

 

물론 모바일도 여전히 TSMC의 첨단 공정 적용 대상입니다. 이쪽도 자연 인터페이스와 컨텍스트 어웨어 등 신경망의 응용이 기대되는 기능을 추가하면서 가속 장치가 필요합니다. 더 많은 트랜지스터를 넣어야 하니 미세화의 견인력도 강합니다.

 

 

 

모바일 디바이스가 요구하는 스펙의 변화

 

TSMC는 앞으로 반도체 제품의 성장 시장을 모바일, HPC, 자동차, IoT(The Internet of Things)로 간주하고 있습니다. 7nm 세대에선 모바일과 HPC에 우선 신경쓰겠다는 자세입니다.

 

 

 

TSMC의 현재 시장과 앞으로 추가되는 부분

 

 

7nm의 설계 흐름 

 

TSMC는 HPC에서 7nm를 쓰기 위해 HPC에 최적화된 설계 솔루션을 제공합니다. 고클럭을 지원하는 클럭 트리, 배선 지연을 줄여주는 인터커넥트 솔루션입니다. 특히 인터커넥트가 중요합니다. 7nm에선 배선이 가늘어 하위 레이어의 배선 저항이 늘어나기 때문입니다. 따라서 배선을 상위 계층으로 끌어 올리는 Via Pillar가 중요합니다. 또 배선 기술에는 배선 간격을 채울 컷 메탈을 사용합니다.

 

7nm 공정에서 Cut-Metal을 이용한 1D 라우팅

 

 

 

HPC를위한 설계 솔루션

 

일관성을 지닌 인터커넥트 CCIX, 테스트 칩은 7nm

 

TSMC는 7nm 테스트 칩 개발에서 이번 ARM, Cadence, Xilinx와 파트너십을 맺었습니다. 이것은 HPC를 노린 포진으로서, 차세대 데이터 칩을 위한 7nm 칩의 검증 플랫폼을 구축하는 것입니다.

 

구체적으로는 새로운 칩 인터커넥트 표준인 CCIX를 구현했습니다. CPU와 가속 장치, FPGA를 CCIX로 연결해 캐시의 일관성을 유지하면서 효율적인 가속을 제공합니다.

 

 

TSMC는 앞으로 데이터센터에서 보조 프로세서와 FPGA가 꼭 필요할 것으로 보고 있습니다. 딥 러닝이나 SDN 등, 새로운 워크로드의 비중이 높아지기 때문입니다. 7nm 공정 세대에서 이런 칩의 시대가 열릴 것이라고 TSMC는 보고 있습니다.

 

여기에서 중요한 건 칩 사이의 일관성을 유지하는 인터페이스입니다. CCIX 테스트 칩은 기존의 검증된 공정이 아닌 최신인 7nm로 만들었습니다. CCIX의 물리 인터페이스는 PCI Express를 사용하는데 이번에는 PCIe 4.0 버전이었습니다.

 

CCIX의 7nm 테스트 칩을 만들

 

 

 

가속 장치 사이를 연결

 

 

CCIX 레이어 아키텍처

 

Arm이 차세대 고성능 Cortex-A를 TSMC의 7nm로 제공

Arm은 TSMC의 7nm 공정으로 다양한 IP를 제공합니다. TSMC 7nm 공정에 최적화한 POP(Process Optimization Pack)은 고성능 CPU 코어 Cortex-A75, 저전력 CPU 코어 Cortex-A55, 차세대 Cortex-A가 있습니다. 차세대 Cortex-A는 작년부터 소문이 났던 고성능 제품으로 추측되며, 4명령 디코드 이상이 될 것이라 봅니다.

 

로직 표준 셀 라이브러리는 2종류가 있습니다. 9T와 7.5T입니다. 또 요구에 따라 커스텀 표준 셀도 제공합니다. 온다이 메모리는 임의의 메모리 셀 패턴을 생성하는 기존의 컴파일레이션 대신, 대부분이 표준 셀인 규칙적인 패턴을 제공합니다. 제조와 성능 모두 장점이 있습니다.

 

Arm의 TSMC 7nm 오퍼링
　

Arm은 TSMC의 7nm 공정에서 HPC 전용 솔루션을 강화한다고 설명했습니다. 

 

HPC 전용의 Arm 솔루션

 

 

새로운 온다이 메모리 패턴

 

더욱 작아진 EUV 버전 7nm 공정

파운드리 업체들은 7nm 노드에서 EUV로 이행합니다. TSMC는 2세대 7FF+에서 EUV 패터닝을 씁니다. 어떤 회사건 EUV는 최하층의 몇 층에 우선 도입합니다. 프론트엔드 FinFET의 핀은 EUV 대신 SAQP (Self-Aligned Quadruple Patterning)를 사용하는 것이 일반적이라 봅니다.

 

EUV를 쓰면 메탈 피치(배선 간격)을 줄일 수 있게 됩니다. 현재 LE나 LE+, SADP에서는 메탈 피치가 최소 40nm이며, EUV를 쓰지 않은 TSMC와 글로벌 파운드리의 공정도 최소 메탈 피치가 40nm로 보입니다. EUV 버전의 7nm에서는 더 줄일 수 있을 듯 합니다.

 

 

TSMC의 간단한 로드맵

 

 

TSMC의 두가지 7nm 공정 

 

또 다른 중요한 특징은 EUV에서 배선의 자유도가 늘어난다는 것입니다. EUV를 쓰지 않는 10~7nm 공정은 좁은 배선의 패터닝에 SADP (Self-Aligned Double Patterning)와 SAQP를 사용하며, 배선 라우팅은 1D(직선 배선) 뿐이라 2D(90도 배선이 가능) 배선과 비교하면 자유도가 제한됩니다. (2D 배선을 위해 LELELELE (4LE)를 채용하는 삼성의 방법도 있으나 복잡함) 반면 EUV에선 다시 2D 배선을 쓰면서 설계 자유도가 높아집니다. 그만큼 표준 셀의 평균 크기를 줄이는 것이 가능해집니다.

 

1D 배선 및 2D 배선의 차이 
 

이러한 배경이 있기에 TSMC의 ArF 액침 버전 7nm와 EUV 버전 7nm는 크기와 표준 셀 디자인이 다르고, 성능도 다릅니다. TSMC에 따르면 7FF +는 7FF보다 20% 가량 회로 밀도가 올라간다고 합니다. 실질적으로 이 둘은 서로 다른 공정입니다. 하지만 TSMC의 프로세스에 굳이 같은 7nm를 붙여 ArF에서 EUV로 바꾸기가 어렵지 않다는 점을 어필하고 있습니다. TSMC는 마이그레이션 툴이 ArF에서 EUV로 디자인 전환을 지원한다고 밝혔습니다.