최신 공정까지 훝어보는 내용인가 싶어서 쭉 돌렸는데, 다 해놓고 보니 구형 공정 이야기네요. 재탕에 삼탕이겠지만 아까워서 올립니다.

 

 

대표적인 모바일 SoC의 다이 크기의 변화

애플 아이폰 11의 SoC인 A13 바이오닉의 다이 크기는 100제곱mm가 채 되지 않습니다. 반도체 조사업체인 Techinsights가 공개한 아이폰 11 프로의 분석을 보면 98.48제곱mm의 다이를 쓴다고 나왔습니다. 7nm 공정의 비싼 제조 비용을 생각하면 상대적으로 작은 다이를 쓰는 건 충분히 예상된 일입니다. A13의 제조 공정은 TSMC의 액침 멀티 패터닝 ArF 엑시머 레이저 광원 공정인 7nm를 개선한 N7P입니다. 이건 IP 호환성을 유지하기 위한 선택이라 해석할 수 있습니다.

 

아이폰 X의 A12가 83.3제곱mm였으니 1세대 사이에 다이 크기가 18% 늘었습니다. 트랜지스터 수는 A12가 69억개고 A13이 85억개니 트랜지스터 수는 약 23% 증가했습니다. 트랜지스터 밀도는 4% 가량 증가했지만 이는 프로세스 기술 말고 다른 부분을 개선한 결과로 보입니다. 스마트폰 SoC의 다이 크기는 일부 예외를 제외하면 최근 2년 사이에 줄어드는 추세입니다. 10nm 이후 프로세스의 제조 비용이 비싸기에 SoC 제조사는 100제곱mm 이하로 억제하려 합니다.

 

 

100제곱mm 이하로 억제한 다이

 

16/14nm 공정까지만 해도 스마트폰에서 120제곱mm 수준의 다이는 적지 않았습니다. 그러나 10nm 이후에는 전략적으로 높은 성능을 노리는 특수 칩이나, 하이엔드 태블릿 외에는 100제곱mm 이하의 다이를 주로 씁니다. 애플 A 시리즈는 새로운 프로세스로 전환하면서 전보다 다이 크기를 줄입니다. 하지만 같은 세대가 2년 지속되면 프로세스 기술만 가지고선 트랜지스터 수를 많이 늘리지 못합니다. 그래서 다이 크기를 늘립니다.

 

 

동일 공정을 2년째 사용했던 애플 프로세서의 경우 16nm의 A10는 125제곱mm, 45nm의 A5는 122제곱mm입니다. 아이폰용 프로세서도 동일 프로세서를 2세대 지속했다면 크기가 120제곱mm를 넘어섰습니다.

 

 

반도체 장비 제조사인 ASML의 프레젠테이션. 아이폰 A 시리즈의 다이 변화

 
그러나 A13은 2년째 같은 공정을 유지하면서 다이 크기는 100제곱mm 이하로 억제했습니다. 7nm 공정의 생산 비용이 비싸기에 다이를 키우면 스마트폰에 넣을만한 원가를 맞추기 어려워서로 추측됩니다. 실제로 스마트폰의 주요 부품인 SoC의 제조 비용은 갈수록 비싸지는 추세입니다. 반도체 칩의 제조 비용은 20/16/14nm에서 오르기 시작해 10nm, 7nm는 정말 많이 올랐습니다. 이 세대에서 다이가 커지는 걸 피하려는 건 놀라운 일이 아닙니다.

 

또 20nm (A8), TSMC 16nm, 삼성 14nm (A9),  TSMC 16nm 16FFC (A10) 등의 변화는 크지 않았습니다. TSMC A9에서 17%, A10은 19.6%로 많이 늘어나지 않았습니다. 하지만 트랜지스터 수는 20nm A8의 20억 개에서 16nm A10의 33억개로 65% 향상됐습니다. 다이 크기는 41%까지 늘어나니 다이가 늘어난 것보다 더 많이 트랜지스터 수를 늘린 것입니다. 

 

 

트랜지스터 수의 증가 속도

 

 

애플 SoC의 트랜지스터 수 변화를 나타낸 그림입니다. 가장 왼쪽이 28nm의 애플 A7, 가장 오른쪽이 2세대 7nm의 A13, 아래에 깔린 굵은 녹색 선이 무어의 법칙에 따라 2년마다 2배로 트랜지스터가 늘어났을 경우를 상정한 표시입니다. 이렇게 보면 무어의 법칙을 지켜 트랜지스터 수가 늘어나는 것처럼 보이지만 꼭 그렇지도 않습니다. 

우선 28nm 공정에서 파운드리는 GPU 등의 고성능 칩이 첨단 공정을 견인한다고 판단, 28nm에서 고성능 IP를 먼저 시작해 GPU부터 생산했습니다. 애플은 A7 이전의 A6에 삼성 32nm 공정을 사용했으며, 32nm에서 28nm로 하프 노드 전환되면서 차이가 생겼습니다. TSMC는 28nm 공정을 2012년부터 본격 양산했으니, 애플의 삼성 28nm 공정 A7은 그보다 1년 늦어졌습니다.

 

그 다음엔 고성능 칩에서 모바일로 반도체 산업의 주력이 바뀌었습니다. 20nm 이후엔 TSMC와 삼성 같은 파운드리가 모바일에 주력하고, 모바일 IP를 처음부터 만들었섭니다. 따라서 애플도 28nm에서 20nm로 빠르게 교체했습니다. 그래서 이 때 트랜지스터가 대폭 늘었습니다. 또 애플은 20nm 공정 위탁을 삼성에서 TSMC로 바꿨습니다.

 

 

이런 점들을 감안해서 나온 그림입니다.  이렇게 보면 A7은 무어의 법칙보다 뒤쳐집니다. 20억 개의 A8에서 2년 뒤 A10은 33억개로, 무어의 법칙을 따라가는 40억 개보다 여전히 적습니다. 그 2년 후의 A12는 69억 개로 A10보다 2배로 늘었으나, A8에서 4배인 80억 개까지는 되지 못합니다. A13은 85억개니까 무어의 법칙대로인 120억 개보다는 여전히 낮습니다. 5nm 공정이라 예상되는 A14도 무어의 법칙 수준으로 올리긴 어려워 보입니다.

 

A10에서 A12로, 트랜지스터 밀도 변화

트랜지스터 밀도를 감안하면 이야기가 또 달라집니다. A10는 125제곱mm로 다이가 크지만, A12는 83제곱mm, A13는 98제곱mm입니다. 1제곱mm 당 트랜지스터 밀도는 A10가 2,640만 개인데 A12는 8,290만으로 3.1배 늘어났습니다. 2년만에 트랜지스터 밀도가 3배 늘었죠. 트랜지스터 밀도는 SRAM 셀의 비율, 표준 셀 트랙의 높이처럼 영향을 주는 요소가 많으나, 어쨌건 매우 큰 밀도 향상입니다.

 

 

애플 A 시리즈의 트랜지스터 밀도는 20nm의 A8부터 16nm의 A10까지 3세대 동안 크게 다르지 않았습니다. A7에서 크게 바뀌고 A8부터 A10까지 정체, 다시 A11, A12에서 크게 뛰는 불규칙한 모습을 보였습니다. 애플 A 시리즈는 16nm 공정 대비 7nm의 트랜지스터 밀도 향상 효과는 매우 컸습니다. TSMC는 7nm는 16FF+에서 로직 게이트 밀도가 3.3배, SRAM 크기는 0.37x라고 설명하는데, 애플 A 시리즈가 딱 그 만큼의 밀도 향상을 보였습니다.

 

또 TSMC 7nm는 크기가 63%, 면적은 40% 줄어듭니다. 이는 표준 셀 회로 설계를 수정해 밀도를 높이는 Design-Technology Co-Optimization (DTCO)의 효과라 보입니다. DTCO은 A9부터 큰 위력을 발휘했습니다. TSMC 20nm와 16/14nm는 배선층이 거의 같고 트랜지스터가 평면 구조에서 입체 구조의 3D FinFET로 변경, 누설 전류를 억제하며 성능/전력 비율이 올랐습니다. 그러나 배선층은 20nm 공정과 같아 결과적으로 트랜지스터의 밀도가 증가합니다.

 

애플은 A9에서 TSMC와 삼성의 두 가지 공급원을 썼습니다. FinFET 프로세스 이행의 위험을 분산시키기 위해서라 보입니다. TSMC의 16nm와 삼성의 14nm를 비교하면 삼성의 피치가 좁아져 트랜지스터 밀도가 높습니다. TSMC의 16nm는 20nm 세대와 트랜지스터 밀도가 거의 변하지 않고, 트랜지스터 수를 늘리면 다이 크기가 커집니다. 똑같은 A9여도 TSMC 버전이 삼성 버전보다 8% 정도 더 컸었습니다.

 

 

A 시리즈의 진화를 가속하는 DTCO 기술

 

사실 삼성과 TSMC의 다이 크기는에 영향을 주는 요소는 또 있습니다. 트랜지스터 면적은 게이트 피치와 최소 메탈 피치에 의해 정해집니다. 게이트 피치(Gate Pitch)는 트랜지스터의 게이트 간격으로 CPP (Contacted Poly Pitch)라고도 불립니다. 최소 메탈 피치 (Minimum Metal Pitch)는 가장 얇은 부분의 배선 간격으로 상호 연결 피치(InterConnect Pitch)라고도 부릅니다. 삼성 14nm 공정에서 게이트 피치는 78nm(84nm 옵션도 있습니다)에서 최소 메탈 피치는 64nm입니다. 반면 TSMC의 16nm 프로세스는 게이트 피치가 90nm, 최소 메탈 피치는 64nm. 간단한 면적비는 TSMC쪽이 15% 큽니다.

 

 

또 삼성은 이 세대에서 DTCO 기술 중 하나인 Single Diffusion Break를 채택했습니다. 인접한 셀 트랜지스터는 더미 게이트 2개에 해당되는 공간을 비워야 했으나, SDB를 쓰면 더미 게이트 1개 수준으로 줄이는 게 가능합니다.

 

삼성 14nm는 트랜지스터 밀도를 높여 다이 크기를 줄이기 쉽습니다. 하지만 TSMC 16nm의 A9는 다이 크기 104제곱mm에로 줄였습니다. 칩을 만들기위한 회로 블록인 표준 셀을 작게 만들었기에 가능한 일입니다. 위 이미지는 TechInsights가 2017년 12월의 반도체 학회 IEDM에서 발표한 숏 코스 세션, Design-Technology Co-Optimization for Beyond 5nm Node의 슬라이드입니다. 고성능 모바일 SoC는 고밀도 9T 셀, 최소 메탈 배선에 9트랙 정도의 표준 셀을 씁니다.

 

 

왼쪽이 삼성 14nm의 A9. 오른쪽이 TSMC 16nm의 A9

 

 

삼성 14nm와 TSMC 16nm 공정 기술의 차이

 

 

왼쪽이 삼성 14nm의 A9, 오른쪽이 TSMC 16nm의 A9. 노란색 숫자는 표준 셀의 높이

 

 

표준 셀의 높이와 트랙의 관계

하지만 TSMC의 A9는 높은 성능이 필요한 프로세서 코어 부분 외에는 초 고밀도의 7.5T 셀로 설계했습니다. 7.5T 셀은 성능은 떨어지나 크기가 작습니다. 높은 성능이 필요하지 않은 부분에 7.5T를 써서 면적을 줄입니다. 이런 방법 덕분에 TSMC 16nm는 삼성과의 밀도 차이를 줄여 다이가 지나치게 커지지 않도록 만들었습니다.

 

TSMC는 지금 SDB 등의 DTCO를 도입했으며, 이를 통해 트랜지스터 밀도가 향상됐습니다. TSMC 7nm의 첫 양산 버전인 N7과, 거기에 일부 EUV를 넣은 N7+, N7을 개선한 2세대 7nm인 N7P, 또 P6을 도입한 6nm 등의 파생 공정이 있습니다. 이번의 A13은 N7과 호환되는 N7P입니다. N7, N7P, N6으로 가며 호환성을 지키며 향상시켜 나갑니다. N7P는 동일 전력에서 5%의 성능 향상이 있고, 구동 전압을 줄여 전력 사용량이 줄어듭니다.

 

TSMC의 1세대 7nm 공정 N7과 2019년의 2세대 7nm 공정 N7P의 비교. 동일 전력에서 5% 이상의 속도 향상  

 

TSMC의 1세대 7nm 공정 N7과 2019년의 2세대 7nm 공정 N7P의 비교. 구동 전압을 50mV 감소