파운드리에 따라 크게 다른 차세대 프로세스 로드맵

 

반도체 공정 로드맵이 급격하게 빨라지고 있습니다. 하이엔드 스마트폰의 칩은 현재 16/14nm 공정으로 제조되고 있으나, 내년(2017년)에는 10nm가 되고, 내후년(2018 년)에는 7nm로 급격하게 올라갑니다. 어쩌면 10nm는 건너뛰고 단번에 7nm의 시대가 올지도 모릅니다. GPU나 게임기라면 현재 16/14nm 프로세스에서 1세대를 생략하고 7nm로 뛰어 넘을수도 있습니다. 트랜지스터의 밀도도 현재의 4배까지 단번에 오릅니다. 지금은 아이폰 7에 33억개의 트랜지스터를 탑재했으나 2년 후에는 120억개의 트랜지스터를 탑재할지도 모릅니다. 서버 CPU 급의 트랜지스터지요.

 

 

7nm 공정을 하이엔드 스마트폰, HPC용으로 계획하는 TSMC

 

 

모바일 SoC의 프로세스 로드맵

 

이렇게 프로세스 미세화의 급격한 변화가 예상되는 건 파운드리 업체들이 올해(2016 년) 중반 이후 발표 한 로드맵부터 시작했습니다. 10월에 개최된 ARM 기술 컨퍼런스 ARM Techcon 2016에서 파운드리 업체들은 프로세스 로드맵을 공개했습니다. 그러나 파운드리의 앞으로 미세 공정 세대에선 그 위치와 시기가 매우 달라 많이 복잡한 상태입니다.

 

 

가장 큰 규모의 파운드리 업체인 TSMC는 현재 출시 중인 10nm 프로세스의 1년 후에 7nm 공정을 시작합니다. 보통은 2년 마다 이루어지는 새로운 프로세스의 시작이 1년으로 단축되면서 10nm의 위치가 애매해졌습니다. 다른 파운드리 업체인 글로벌 파운드리도 14nm에서 직접 7nm 공정으로 이행합니다. 다른 파운드리 업체인 삼성은 10nm를 오래 사용하며 1세대 7nm는 단명하게 될 것이라고 정 반대로 설명합니다.

 

 

인텔과 파운드리 업체의 프로세스 로드맵. 각 프로세스의 왼쪽은 시험 생산이나 시험 생산할 것으로 추측되는 시기입니다.

 

왜 회사마다 로드맵에 이렇게 큰 차이가 있을까요? 그것은 아직까지도 EUV(Extreme Ultraviolet) 노광 기술의 도입 시기가 보이지 않기 때문이라고 ARM은 설명합니다. 원래대로라면 10nm  시절까지는 EUV를 도입할 수 있을 것이라 여겨졌으나 아직 실현하지 못했습니다. 그래서 7nm를 어떻게 할지가 관건입니다. 7nm에 EUV를 쓰지 않고 다중 노광 기술로 시작할 것인지, 혹은 EUV를 기다려서 7nm가 늦어지는 걸 감수할 것인지가 올해 상반기까지의 핵심이었습니다.

 

 

TSMC와 글로벌 파운드리는 EUV를 사용하지 않고 기존의 ArF 엑시머 레이저 광원을 사용하는 액침 멀티 패터닝으로 7nm 공정을 시작합니다. 인텔도 첫번째 버전의 7nm 공정에선 EUV를 사용하지 않습니다. 반면 삼성은 7nm에서 기존 광원을 사용하지 않고 EUV가 나오길 기다리는 중이라고 합니다. 이처럼 EUV의 사용 여부에 따라 7nm의 로드맵이 차이가 납니다. 또 프로세스 노드의 숫자가 같아도 인텔은 다른 파운드리보다 작아 그만큼 EUV를 쓰지 않을 경우 프로세스 난이도가 높아집니다.

 

 

노광 장비 업체인 ASML의 2016년 10월 투자자 로드맵

 

 

인텔과 TSMC/삼성의 프로세스 크기 비교

 

 

순조롭게 발전 중인 10nm 공정

 

TSMC는 ARM Techcon에서 자사의 프로세스 로드맵과 10nm와 7nm의 현황에 대해 설명했습니다. 아래 슬라이드대로 TSMC는 업계 최초로 10nm를 생산했다고 설명합니다. 덧붙여서 삼성은 10월 17일에 업계 최초로 10nm의 양산을 시작했다고 발표했습니다. TSMC도 ARM Techcon에서 "10nm 프로세스의 디자인은 이미 시작됐으며 내년 초에 제품을 출시할 것"이라고 설명한 바 있습니다. 올해 안에 10nm 양산을 시작한다고 보면 되지요. 두 회사의 10nm 일정은 약간의 시간 차이가 두고 규칙적으로 이루어지고 있습니다. 아래 슬라이드에서 B는 삼성, A는 인텔이나 글로벌 파운드리로 판된됩니다.

 

 

TSMC의 프로세스 노드 기술 제공. 빨간색이 현재 제공중인 기술이고 녹색은 개발 중인 기술입니다. IoT에서 중요한 임베디드 플래시나 센서는 40nm까지 도달했음을 주목해야 합니다.

 

 

TSMC의 10nm 프로세스 개요 설명 슬라이드

 

위 슬라이드에서 좌우의 그림은 비교 대상이 다릅니다. 왼쪽 그림은 SRAM 셀 크기를 비교했고 오른쪽 그림은 CPP(Contacted Poly Pitch) × Mx (Metal Pitch), 즉 게이트 사이의 폴리 피치와 가장 좁은 메탈 배선의 피치입니다. 트랜지스터의 가장 기본적인 형상이지요. 그러나 지금은 FinFET의 핀 피치도 중요한 요소가 됩니다. 가로 축은 생산 일정을 가리킵니다. TSMC는 10nm 노드에 자신감을 가지고 있으며 ARM Techcon에선 "70% 이상의 시장 점유율을 잡을 것으로 예상한다"고 말했습니다.

 

TSMC의 10nm는 크기가 많이 줄었음을 알 수 있습니다. 16FF+와 비교하면 10FF 다이의 크기는 0.52x입니다. 같은 규모의 칩이라면 다이 크기는 절반이 된다는 것입니다. 반면 성능과 전력은 15%의 성능 향상이나 40%의 전력 절감이 이루어진다고 합니다. 전력 사용량이 같다면 성능을 15% 높게, 성능이 같다면 40% 전력을 줄일 수 있다는 것입니다.

 

 

이 개요에서 우선 눈에 띄는 것은 10nm로 전환하면서 세대 간 성능 향상이 작아지는 것처럼 보인다는 것입니다. 기존의 프로세스 트렌드는 1노드 세대마다 성능이 40% 정도 향상될 것으로 기대됐기 때문입니다.

 

 

여기에는 이유가 있습니다. 우선 TSMC가 10nm를 16nm의 첫 번째 세대인 16FF가 아니라 성능 향상 버전인 16FF+와 비교했다는 것을 꼽을 수 있습니다. TSMC는 현재 새로운 프로세스를 도입할 때마다 "초기 생산 버전 → 성능 향상 버전 → 비용 및 전력 절감 버전(16FF → 16FF + → 16FFC)"의 3단계로 제공하고 있습니다. 프로세스 노드가 같아도 단계적으로 성능을 올리는 중간 과정이 있습니다. 따라서 중간 프로세스와 비교하면 성능 향상이 상대적으로 작아집니다. 또한 10nm 세대에서 파운드리 업체들은 전력 절감에 초점을 맞추고 있으며, 전력 감소가 성능 향상보다 더 큰 경향이 있습니다. 이것은 파운드리가 10nm 공정을 어디에 팔 것인지를 맞춘 결과라고 보여집니다.

 

 

SRAM 셀 크기를 보면 TSMC는 거의 2년마다 0.54x의 축소를 이뤄왔다고 설명하며, 2016년 10nm 프로세스는 확장 추세를 그대로 따라가고 있습니다. SRAM 셀이 0.999제곱um이었던 90nm 공정 세대과, 그림에 나온 28x 배율로 계산하면 TSMC의 10nm의 SRAM 셀의 크기는 0.035제곱um 정도임을 알 수 있습니다. 삼성이 1월의 ISSCC(IEEE International Solid-State Circuits Conference)에서 발표한 10nm SRAM 셀은 0.04제곱um이므로 그보다 작을 수 있습니다. TSMC의 16nm의 SRAM 셀은 0.07제곱um니 50% 대의 조정이 계속되는 것입니다. 그러나 2년마다 54%의 스케일 다운이라 계산하면 12년에 40x의 비율이 나와야 하니 그림의 28x와는 차이가 있습니다. 

 

 

삼성의 10nm 프로세스 SRAM 셀

 

 

하이엔드 스마트폰과 GPU가 7nm 의 첫 번째 대상

 

아래는 ARM Techcon에서 공개한 TSMC의 로직 프로세스 로드맵입니다. TSMC는 올해 1분기에 10nm 공정의 시험 생산을 시작했으며 본격적인 양산은 조만한 시작할 것으로 예상됩니다.

 

 

TSMC의 첨단 로직 공정 로드맵. 왼쪽은 시험 생산 시작 시기를 나타냅니다. 16FFC는 양산이 2016년 1분기라 공지됐는데 실제와는 차이가 있는 것으로 보입니다.

 

TSMC 로드맵은 10nm의 1년 후에 7nm가 나옵니다. 7nm의 시험 생산은 내년 1분기 예정입니다. 본격적인 양산은 아마 2017년이 되고 내후년엔 탑재 기기가 등장할 것입니다. TSMC는 7nm 공정에 대해서도 EDA 툴 벤더 및 IP 벤더 등의 에코시스템이 준비됐다고 설명합니다.

 

 

TSMC는 EDA 툴 벤더 및 IP 벤더들이 7nm을 지원한다고 강조

 

TSMC는 7nm 프로세스에서 첫 대상을 모바일 및 HPC(High Performance Computing)로 잡고 있습니다. 즉 아이폰 같은 하이엔드 모바일이나 NVIDIA 나 AMD의 하이엔드 GPU 같은 HPC 전용 제품이 그 대상입니다. 핵심 표준 셀과 SRAM 컴파일러 등은 이미 준비 상태에 들어섰고 각종 인터페이스 IP에 대해서도 대부분이 사전 실리콘 디자인을 마련해 개발 단계에 들어섰습니다. TSMC는 7nm의 시험 생산이 시작되기 전에 주요 IP를 갖출 것이라고 설명했습니다.

 

 

TSMC의 7nm 공정의 IP 포트폴리오

 

또한 7nm 공정에서는 모바일 패키징에 초점을 맞춰 InFO WLP(Integrated Fan-Out Wafer-Level Package)도 우선 제공할 것이라 밝혔습니다. 7nm에서는 컷 메탈(Cut Metal)을 지원해 현재 프로세스에서 중요해지는 MEOL(Middle-End of Line)도 개선됩니다. HPC용 GPU와 CPU의 설계에선 성능을 높이는 기술도 여럿 도입됩니다. 예를들어 Via의 저항을 낮추고 전기 마이그레이션 내성을 높여 성능을 올리는 Via Pillar는 각 스테이지의 도구에서 지원합니다.

 

 

7nm 공정의 플랫폼 상태

 

 

TSMC의 7nm의 디자인 흐름. 높은 PPA (전력, 성능, 면적)을 가능하게 합니다.

 

 

7nm의 모바일 설계 레퍼런스 플로우

 

 

7nm의 HPC 전용 ASIC 설계 방법론. 왼쪽이 새로운 기술, 오른쪽이 설계 단계

 

 

7nm의 HPC 전용 설계 레퍼런스 플로우

 

 

7nm가 계획대로 진행되면 10nm 프로세스의 위치가 애매해짐

 

이렇게 보면 TSMC는 10nm 양산 준비가 늦어 7nm가 발전하는 시기와 비슷하게 나옵니다. 일반적으로 새로운 프로세스 노드는 2년 간격으로 등장합니다. 20nm에서 16nm로는 1년 이었으나, 20nm와 16nm에서 배선 레이어의 기본 부분을 그대로 사용했기에 가능했던 것입니다. 일반적으로 2년이 3년으로 늘어날 순 있어도 1년으로 앞당겨 지진 않습니다. 그러나 7nm는 10nm의 1년 후로 이례적으로 빠른 시기에 도입됩니다.

 

TSMC는 올해 4월의 Annual Report 등에서 7nm 공정을 앞당길 것이라 밝혔습니다.TSMC는 EUV를 사용하지 않고 7nm 공정을 먼저 시작할 것을 명확히 했으며 그 이후 소란이 일고 있습니다. TSMC의 새로운 로드맵은 10nm가 단기 과정이고 7nm가 장기 프로세스 노드가 될 것이라고 선언했습니다. 같은 움직임은 글로벌 파운드리도 보였습니다. 글로벌 파운드리는 10nm를 로드맵에서 제외하고 현재 14nm에서 7nm 프로세스로 바로 전환할 계획입니다.

 

 

글로벌 파운드리의 로드맵은 10nm가 생략됐습니다. 12nm는 FD-SOI 평면 트랜지스터의 공정입니다.

 

TSMC와 글로벌 파운드리의 움직임을 보면 10nm는 단명하거나 생략될 공정이며 진짜는 그 다음인 7nm가 될 것으로 보입니다. 이 흐름에선 일부 하이엔드 칩을 제외하고 10nm 프로세스는 사용되지 않을 수 있습니다. 많은 칩은 16nm 공정에서 10nm를 건너 뛰고 7nm로 전환하게 될지도 모릅니다. 예를 들어 PS4는 TSMC의 16FF+ 프로세스로 옮기고 일부 칩은 앞으로 16FFC 프로세스로 이행 할 것으로 보이지만 10nm는 생략하고 7nm로 전환할 가능성도 있습니다.

 

이러한 불규칙한 프로세스 노드의 전환은 과거에도 있었습니다. TSMC는 2013년에 20nm 프로세스를 시작해 2014년 중반부터 본격 양산을 시작했습니다. 그러나 20nm를 사용한 건 아이폰 6을 비롯한 일보 스마트폰의 모바일 SoC(System on a Chip) 분이었고, 중급형과 그 아래의 스마트폰용 모바일 SoC와 GPU/CPU는 20nm로 마이그레이션하지 않고 28nm 공정에 머물렀습니다. 16nm 공정의 양산 확대와 함께 이들 28nm 칩은 16nm로 이행했으며 20nm가 생략됐습니다. 경쟁 상대인 삼성도 20nm에서는 극히 일부의 모바일 SoC만 제조했습니다. 지금의 로드맵은 그때와 비슷해 보입니다.

 

 

7nm 공정의 비용에 영향을 받는 10nm 프로세스의 자리 매김

 

그러나 이번 10nm 공정의 경우 20nm 공정의 차이도 빼놓을 수 없습니다. 20nm는 옵션의 기술도 빈약해 로직과 아날로그만 제공됐으며 RF는 없었고 무엇보다 중요한 IP가 별로 없었습니다. 파운드리와 IP 공급자도 처음부터 20nm에 힘을 쏟진 않았습니다. 그것과 비교하면 10nm 옵션 기술은 아직 알 수 없으나 IP 라인업 예정에 대해선 아래 그림대로 20nm보다 훨씬 많습니다. 10nm는 20nm와 완전히 같은 위치에 서진 않을 것으로 보입니다.

 

 

각 프로세스 노드의 IP 라인업

 

위의 IP 포트폴리오에서 일부 잘못 나온 색깔이 있는데, 28nm 아래의 범례는 노란색이지만 실제 그래프는 남색입니다. 따라서 20nm와 구별이 어렵습니다. 2016년을 보면 위에서 분홍색이 7nm, 하늘색이 10nm, 노란색이 16nm, 주황색이 20nm, 보라색이 28nm입니다. 핵심은 하늘색 10nm에서 IP가 어느 정도 갖춰져, IP가 거의 없는 20nm와는 분명히 다르다는 것입니다.

 

이렇게 IP 라인업을 보면 10nm와 7nm은 어느 정도 병존할 가능성이 있습니다. 7nm 웨이퍼 프로세싱 비용을 위한 것일 가능성이 있겠지요. 7nm 공정에서는 패터닝 과정이 매우 복잡하고 마스크 총도 늘어나 수율이 떨어질 위험이 있기에 처리 비용이 상승합니다. 그 비용 견적을 줄이기 위해 지금처럼 꼬인 상황이 되고 있습니다. 7nm 공정에서의 EUV 버전과 비 EUV 용 마스크 수는 EUV를 견인하는 노광 장치 업계 최대 회사인 ASML이 올해(2016년) 10 월의 Investor Day에서 아래와 같이 설명했습니다.

 

 

 

 

이렇게 보면 어느 정도 트렌드를 알 수 있습니다. 7nm 공정의 웨이퍼 프로세스에서 비용을 충분히 절감한다면 TSMC는 10nm를 거쳐 7nm로 어느 정도 이행하게 됩니다. 만약 비용 절감이 힘들다면 10nm가 보급형, 7nm가 하이엔드로 분리될 수도 있습니다. 덧붙여서 TSMC는 IoT를 위한 ULP(Ultra Low Power) 프로세스는 16nm의 다음 세대를 7nm로 잡고 있습니다. 여기에서는 10nm 프로세스는 생략됐는데 이는 EUV 세대를 염두에 둔 로드맵지도 모릅니다.

 

 

IoT를 위한 ULP 프로세스의 로드맵. 28ULP은 28HPC+에 통합됐습니다.