InFO (Integrated Fan-Out WLP)의 개념. 실리콘 다이의 외부 패키지에서 입출력 단자의 영역을 넓힌 것이 특징입니다. 외부 공간에서 1,000핀 이상의 입출력 단자를 처리할 수 ​​있도록 지원, 멀티 다이를 탑재하고 수동 소자를 넣을 수 있게 됐습니다. 실리콘 다이의 입출력 패드에서 패키지의 입출력 단자로 출력 신호를 재배치하는 고밀도 배선층은 RDL(Re-Distribution Layer)이라 부르며 박막 공정에서 형성합니다.

 

실리콘 파운드리 최대 규모를 자랑하는 TSMC가 웨이퍼 레벨의 첨단 패키지 기술을 제공해 주목을 끌고 있습니다. TSMC는 스마트폰과 웨어러블 디바이스의 핵식 부품을 위한 새로운 패키지 기술을 InFO 기반으로 개발 중입니다. 그 일부를 VLSI 심포지엄에서 발표했네요.

 

초박형 패키지 InFO는 두께가 불과 0.5mm밖에 안되며, 기판이 없어 재료비를 줄일 수 있고, 웨이퍼 레벨의 대량 생산으로 제조 비용을 줄이는 뛰어난 패키지 기술입니다. TSMC는 차세대 패키지 기술로 InFO와 CoWoS(Chip on Wafer on Substrate)의 두가지 기술을 개발하고 양산에 들어갔습니다.

 

InFO는 모바일 디바이스를, CoWoS는 고성능 컴퓨팅용이라는 차이가 있습니다. CoWoS에 대해선 https://gigglehd.com/gg/1214506 여기를 보세요

 

 

InFO와 CoWoS의 비교. 세로 축은 입출력 단자의 수, 가로 축은 패키지의 면적입니다. InFO는 모바일용 소형 패키지고 CoWoS는 고성능 컴퓨팅을 위한 대형 패키지란 차이가 있습니다. 2016년 9월에 대만에서 열린 SEMICON Taiwan에서 TSMC가 발표한 자료.

 

 

VLSI 기술 심포지엄에서 TSMC는 InFO을 상하로 적층하는 스택형 InFO 패키지 기술을 밝혔습니다. 적층 수는 4층을 상정했는데, 2층은 지금의 InFO 기술로도 커버 가능하며, 8층은 제조 기술 난이도가 높아집니다.

 

 

InFO를 상하로 적층해 나가는 스택형 패키지(4 InFO 패키지를 적층한 개념도)

 

스택형 InFO 패키지 기술의 기반은 TSMC가 InFO-PoP(Package-on-Package)이라 부르는 InFO 패키지에 반도체 패키지를 탑재한 패키지 기술입니다.

 

InFO-PoP 기술의 특징은 TIV(Through InFO Via)라고 부르는 몰드 수지를 관통하는 구리 전극으로 상하 실리콘 다이를 연결한다는 점입니다. InFO-PoP 기술은 InFO 패키지의 실리콘 다이에 애플리케이션 프로세서, InFO 패키지 위에 놓는 반도체 장치는 LPDDR 계의 DRAM 패키지를 상정하고 있습니다. 이를 확장해서 InFO 패키지 온 InFO 패키지로 구현한 게 이번에 개발한 기술이라 할 수 있습니다. 

 

VLSI 기술 심포지엄에서 TSMC는 4개의 InFO 패키지를 적층한 모듈의 단면 구조를 X 선으로 관찰한 사진과, 그 방열 효과를 TSV(Trough Silicon Via) 적층 모듈과 비교한 결과를 공개했습니다. TSV 기술로 4개의 실리콘 다이를 적층한 경우보다 방열 특성이 좋았다고 합니다.

 

 

InFO-PoP 기술의 개념도(오른쪽 중앙 패키지)

 

 

InFO-PoP 기술로 제조한 패키지 사진

 

 

4개의 InFO 패키지를 적층한 이미지. 크기와 공정 기술이 다른 실리콘 다이를 적층하고, 다중 다이 InFO 패키지를 포함할 수 있습니다.

 

 

4개의 InFO 패키지를 적층한 모듈의 단면 구조를 X 선으로 관찰한 사진. 하단 3 층은 두께가 약 0.5mm로 매우 얇은 InFO 패키지입니다. 실리콘 다이의 두께는 불과 50μm (0.05mm) RDL의 두께는 불과 30μm 뿐입니다. 또한 아래의 3층은 실리콘 다이의 상면(엄밀하게는 몰드 표면)으로 아래에 배선층이 있습니다.

 

최근까지 실리콘 다이를 수직으로 적층하는 패키지 기술로는 TSV(Trough Silicon Via)가 가장 유력했습니다. TSV 기술은 실리콘 다이에 구리(Cu)의 관통 전극을 형성하여 적층한 실리콘 다이 사이를 연결합니다. 실리콘 다이 사이를 최단 거리로 연결하는 기술로, 고속, 고주파, 저전력의 3박자를 갖춘 차세대 패키지 기술로 큰 기대를 받고 있습니다.

 

그러나 현재는 일부 고성능 컴퓨팅 분야를 제외하면 TSV 기술이 그리 대중적이지 않다는 견해가 강해지고 있습니다. GPU와 메모리를 일체화한 모듈은 DRAM 다이를 적층하는 HBM (High Bandwidth Memory)에 TSV 기술이 채용됩니다. 그러나 하이엔드 GPU를 위한 HBM을 제외하면 TSV 기술의 상용화 사례는 거의 없다고 해도 과언이 아닙니다.

 

TSV 기술이 보급되지 않는 가장 간단한 이유는 제조 비용이 많이 들기 때문입니다. 먼저 VIA를 형성하고 구리를 넣는 비용이 만만치 않습니다. 그 다음은 구리 관통 전극과 실리콘 사이에 응력이 발생하여 트랜지스터의 특성이 바뀌는 문제가 있습니다. 관통 전극 부근에 응력을 완화하기위한 데드 스페이스를 마련해야 하며 여기엔 트랜지스터를 배치하지 못합니다. 따라서 실리콘 다이 면적이 증가해 제조 비용이 더욱 상승합니다. 또한 적층 공정에서는 연결용 미세 범프(마이크로 범프)를 정밀하게 실리콘 다이에 탑재함은 물론, 실리콘 다이들을 정밀하게 정렬하고 게재해야 합니다. 이것도 나름대로 비용이 증가하는 요소입니다.

 

문제는 제조 비용뿐만이 아닙니다. TSV 기술로 실리콘 다이를 적층하는 경우에는 상하 실리콘 다이 사이에 크기의 제한이 있습니다. 간단하게 말하면 위쪽 실리콘 다이는 아래쪽 실리콘 다이와 같거나 작아야 합니다. 위쪽 다이가 아래 다이보다 크면 안됩니다. 이렇다보니 TSV 기술의 응용 분야는 같은 종류의 실리콘 다이를 적층하는 메모리 쪽에 한정되기 십상입니다. 그리고 단순히 같은 실리콘 다이를 겹치는 용도라면 저렴한 와이어 본딩 기술로도 충분히 가능합니다.

 

예를 들어 HBM2는 최다 8개의 DRAM 다이를 적층합니다. 와이어 본딩 기술도 8개 적층이 쉽진 않으나 충분히 상용화한 사례가 있습니다. 그리고 제조 비용은 TSV 기술보다 훨씬 낮습니다. 또 8장을 넘어 16장 적층도 와이어 본딩으로 구현한 실적이 있습니다. 낸드 플래시 메모리 모듈인 eMMC(embedded Multi Media Card)는 컨트롤러의 실리콘 다이 하나에 16개의 낸드 플래시 실리콘 다이를 와이어 본딩 기술로 적층한 제품이 있습니다.

 

그럼 왜 HBM 모듈에 TSV 기술을 도입한 것일까요? HBM 모듈은 1,000핀 이상의 매우 많은 입출력 단자를 처리해야 하기 때문입니다. 와이어 본딩 기술은 실리콘 다이의 모서리에서 입출력 단자를 끌어내야 하기 때문에 1000핀이 넘는 입출력 단자를 처리하기란 사실상 불가능합니다. 즉 핀 수가 많지 않은 경우에만 와이어 본딩으로 커버 가능합니다.

 

 

와이어 본딩 기술로 수많은 실리콘 다이를 적층.

 

스택형 InFO 패키지 기술은 1,000 핀 이상의 입출력 단자를 처리할 수 있습니다. 그리고 TSV 기술을 쓰지 않기에 제조 비용이 저렴합니다. 또한 다른 크기의 실리콘 다이를 수직으로 적층할 수 있다는 여러 장점이 있습니다. 로직, 메모리, 이미지 센서 등 생산 기술과 다이 면적이 완전히 다른 실리콘을 적층하고, 얇고 작은 패키지로 묶어내는 기술은 별로 없습니다. 

 

TSMC의 VLSI 기술 심포지엄 강연에서 다른 종류의 실리콘 다이를 적층하여 여러 분야를 위한 시스템을 구축할 수 있음을 보여주었습니다. 메모리를 섞어 쓰는 시스템이나 아날로그 회로를 넣는 시스템, 고주파 트랜시버까지 가능합니다. 또 시스템이나 카메라 모듈과의 융합을 괴한 경우도 있습니다.

 

한가지 신경이 쓰이는 건 적층 수입니다. 시스템 애플리케이션을 고려하면 4층은 적습니다. 이 기술이 16층까지 커버할 수 있는지는 아직 알지 못합니다. 그럼에도 불구하고 제조 비용이 낮고, 작고 얇으며, 실리콘을 가리지 않다는 장점이 있으니 앞으로의 전개를 기대할 만 합니다.