애플이 이번에 출시한 아이폰 8, 아이폰 8 플러스, 아이폰 X는 반도체 칩에서 중요한 이정표입니다. 제조 공정 기술과 프로세서 코어 아키텍처가 모두 개선됐기 때문입니다.

 

아이폰 8/8 플러스/X의 핵심은 애플이 개발한 신형 모바일 SoC(System on a Chip) A11 바이오닉(Bionic)으로, 공정 기술은 기존보다 미세화된 10nm 노드입니다. 또 GPU 코어는 애플의 자체 개발 아키텍처를 사용하고, 독자 개발한 것으로 추측되는 신경망 프로세싱 코어 뉴럴 엔진(Neural Engine)이 추가됐습니다.

 

 

10nm에서 신경망 프로세서를 탑재한 A11

 

우선 아이폰 6s/7 시리즈의 16/14nm 공정에서 2년만에 제조 공정이 바뀌었습니다. 탑재된 트랜지스터 수는 43억개, 다이 크기는 90제곱mm 이하로 줄었습니다. 이렇게 보면 무어의 법칙대로 2년만에 노드가 1세대 진행(70%)하게 됐습니다.

 

트랜지스터의 기능과 크기의 배율로 따지면 면적이 50%(선형은 70%) 줄어드는데 3년이 걸렸습니다. 어쨌든 프로세스 미세화로 칩에 더 많은 트랜지스터를 넣게 되면서 아키텍처 확장의 여유가 늘었습니다.

 

 

모바일 SoC의 다이 크기

 

 

파운드리의 프로세스 로드맵 

 

A11는 늘어난 트랜지스터를 써서 아키텍처를 확장했습니다. 새로 바뀐 아키텍처는 애플의 독자적인 디자인이 들어갑니다.

 

GPU 코어는 기존에 Imagination Technologies의 PowerVR 계열 GPU 코어를 썼으나, 이번엔 자체 개발한 GPU 코어로 바뀌었습니다. 코어를 자체 개발하는 애플의 정책에 따른 것으로 보입니다. CPU야 진작 싱글 스레드 성능을 중시한 자체 아키텍처로 바뀌었지요. IP는 ARM.

 

A11의 또 다른 중요한 점은 CPU와 GPU 외에도 딥 러닝 처리 장치(Deep Learning Processing Unit : DLPU)를 구현했다는 것입니다. 모바일 SoC는 딥 러닝을 위한 신경망 가속기(NNA)의 구현으로 향해가고 있습니다. 앞으로 몇년 안에 많은 클라이언트 컴퓨팅 칩에 3번째 프로세서 코어인 DLPU가 탑재될 것입니다. 애플은 여기에서도 앞장서고 있습니다. 

 

추론용 신경망 프로세서는 데이터 정확도를 낮출 수 있어 연산 어레이가 상대적으로 작습니다. 그러나 이 NNA가 온 다이 웨이트와 데이터 버퍼를 상당 부분 차지합니다. 그래서 어느 정도의 다이 영역을 필요로 합니다. 10nm로 가면서 트랜지스터 수가 늘어난 것도 이 프로세서를 탑재하는데 썼다고 볼 수 있습니다. 공정 혁신에 맞춰 아키텍처를 개량한 것이 A11입니다.

 

 

현재의 흐름은 딥 러닝 프로세서가 세번째 프로세서 코어로 자리잡아가는 것

 

 

아이폰 7의 A10은 다이를 대형화, 이번엔 다이를 소형화

 

A11 바이오닉의 제조 공정은 TSMC의 10nm 프로세스인 10FF입니다. 애플은 2017년 6월에 나온 신형 아이패드 프로의 SoC A10X를 TSMC의 10nm 공정으로 만들었습니다. 10nm 제조 라인은 상당한 볼륨을 확보했으며, 이번에 애플에게 제공하는 10nm 초기 라인은 한정됐다는 견해가 있습니다.

 

TSMC 10FF는 16nm에 비해 피처 사이즈(게이트 피치 × 최소 메탈 피치)는 50% 정도로 미세화됐습니다. 16/14nm 세대에서는 삼성/글로벌 파운드리가 TSMC보다 프로세스 노드가 컸으나 이번 10nm에선 TSMC가 유리합니다. 이론적으로는 그만큼 더 많은 트랜지스터를 단위 면적에 넣을 수 있습니다.

 

 

각 제조사의 20~10nm 프로세스 노드 비교. 폭은 게이트 피치(Gate Pitch), 세로는 최소 메탈 피치(Metal Pitch)

 

애플의 발표에 따르면, A11의 트랜지스터 수는 43억개로 기존 a10의 33억개에 비해 30%밖에 늘어나지 않았습니다. 트랜지스터 증가 폭이 아주 크진 않습니다. 그러나 A10는 다이 크기를 125제곱mm로 키워 트랜지스터 수를 늘렸기에 그만큼 제조 비용이 비싼 칩이었습니다. 

 

반면 이번 ​​A11는 다이 면적이 87.66제곱mm로 A10에 비해 40% 정도로 소형화됐습니다. 퍼포먼스급 모바일 SoC 다이의 기준이 100제곱mm인데 그보다도 작습니다. 

 

 

파운드리 공정 기술과 애플의 SoC

 

애플의 A 시리즈 SoC는 20nm의 A8(2014년)에서 트랜지스터 수가 20억개를 찍고, 이후 A10의 33억개까지 완만하게 늘어왔습니다. 20LPM에서 89제곱mm의 A8이 20억개, 16FFC에서 125제곱mm의 A10이 33억개, 트랜지스터의 평균 밀도는 17% 밖에 늘어나지 않았습니다. 이것은 파운드리 트랜지스터 노드가 20nm에서 16/14nm로 변화해도 거의 줄어들지 않아서입니다. 

 

프로세스 노드의 숫자는 20에서 16/14로 작아졌지만, 트랜지스터의 크기의 기준이자 게이트의 간격인 게이트 피치(Gate Pitch)와 배선 간격인 최소 메탈 피치(Metal Pitch)는 거의 작아지지 않았습니다.

 

 

파운드리의 프로세스 노드 크기와 애플 SoC의 관계

 

 

애플의 SoC 다이 크기와 공정 기술의 관계

 

따라서 애플은 A8 → A9 → A10로 다이 크기를 키우며 트랜지스터 수도 늘리고 기능을 더해 왔습니다. A8은 89제곱mm, A9는 96/104제곱mm, A10는 125제곱mm로 기존에 태블릿용으로 쓰이던 다이에 가까운 수준으로 커졌습니다. 지난 2년 동안 애플은 가격이 높아지더라도 칩을 키워 기능 향상을 실현해 왔었습니다. 

 

그보다 전의 애플은 A6 → A7 → A8에서 다이 크기가 89제곱mm, 102제곱mm 정도로 퍼포먼스급 모바일 SoC 크기를 유지하며 트랜지스터 수를 늘려 왔습니다. 이것은 프로세스가 32nm → 28nm → 20nm로 미세화하며 트랜지스터도 작아졌기 때문입니다.

 

즉 트랜지스터가 갈수록 작아지던 2012~2014년은 다이 크기를 작게 고정했습니다. 트랜지스터 크기가 별로 변하지 않았던 2014~2016년은 다이 크기가 커졌습니다. 파운드리의 프로세스에따 큰 영향을 받은 것입니다.

 

 

다이 크기를 줄여도 제조 원가는 그대로인 A11

 

이번 A11에서 애플은 10nm로 이행하며 다이를 대폭 줄였습니다. 지난 2년과 달리 다이 크기를 줄이는 방향입니다. 그러나 칩의 제조 비용은 다이 크기에 비례해서 줄어들진 않습니다. 이것은 16/14nm 공정에 비해 10nm의 공정이 더 복잡하고, 웨이퍼 자체 가격도 비싸기 때문입니다.

 

사실 IHS Markit가 발표한 아이폰 8의 제조 원가 분석을 봐도 A11은 27.5달러로 추정하고 있습니다. 아이폰 7의 A10이 26.9달러였으니 별반 차이나지 않습니다. 10nm에서는 노광 공정에 멀티 패터닝을 쓰는 층이 늘어나면서 이 기술 자체가 복잡해집니다. 마스크 수가 늘어나고 처리량은 떨어져, 다이 크기가 같아도 기존보다 제조 비용이 상승합니다.

 

반대로 말하면 애플은 10nm의 A11에서 다이 크기를 줄여도 제조 비용에 크게 영향을 주지 못하던 것입니다. 이것은 다른 회사도 마찬가지로, 10nm 공정 세대의 모바일 SoC는 당분간 다이 크기가 줄어들 것으로 예상됩니다. 

 

이번 10nm 공정으로의 전환은 수율과 속도 문제가 있다는 소문이 있었습니다. 삼성의 양산 단계 10nm 프로세스와 비교하면 TSMC가 패키징 과정에서 난이도도 높습니다. 그러나 이번에는 여러 파운드리에 분산해서 제조하지 못했던 것으로 추측합니다. 

 

또 TSMC 등의 파운드리 업체 프로세스 로드맵은 내년(2018년)에 액침 버전 7nm 공정(삼성은 8nm)이 양산을 시작합니다.그러나 액침 버전 7nm는 제조 공정이 더 복잡해 웨이퍼 처리 비용이 비싸집니다. 애플이 다음 A12에 액침 버전 7nm을 사용할지는 비용을 생각해 봤을 때 확실치 않으나, 업계에선 7nm로 알려져 있습니다.

 

그리고 그 다음으로 큰 변화인 EUV 노광 기술 버전 7nm 공정의 양산은 EUV 노광 장치의 가용성 문제 때문에 2019년, 즉 A13 세대에나 나옵니다. 

 

 

애플의 SoC와 파운드리의 프로세스 전환

 

 

TSMC의 장점 중 하나. 패키지 기술

 

애플의 A11은 기존 세대의 A10과 마찬가지로 칩 패키지에 Fan-Out Wafer Level Package (FO-WLP) 기술을 사용합니다. TSMC의 FOWLP 기술은 InFO WLP(Integrated Fan-Out Wafer-Level Package)라고 부릅니다. 애플의 FO-WLP 채용은 반도체 기술에서 큰 혁신으로서 A10의 큰 특징입니다.

 

기존의 SoC나 프로세서 패키지는 반도체 칩의 다이를 유기 기판에 올립니다. 반면 FO-WLP는 유기 기판을 쓰지 않습니다. 대신 얇은 Redistribution Layer(RDL)를 사용해 패드를 펼칩니다. 패키지의 두께(Z 하이트)가 얇아지고, 배선 저항이 줄어들고, I/O 성능이 높아지며, 소비 전력도 줄일 수 있습니다. TSMC는 InFO-WLP 기술이 패키지 두께를 20% 줄이고, I/O 속도는 20% 높이며, 발열은 10% 줄어든다고 설명합니다. 

 

InFO 같은 새로운 패키지 기술은 성능이나 전력에 유리하지만 패키징에 특별한 기술이 필요합니다. 또 웨이퍼 레벨에서 패키징을 해야 하는 실리콘 파운드리 기술입니다. 생산에 필요한 장비도 새로 개발해야 합니다. 즉 기술 도입에 엄청난 비용이 들어갑니다.

 

하지만 TSMC는 생산 물량이 많은 애플이 앞장서서 InFO를 채용했기에 InFO 기술이 안전하게 출범할 수 있었습니다. 결과적으로 애플은 칩 패키지 기술 레벨에서 성능과 전력 효율을 높일 수 있었습니다. TSMC는 처음부터 InFO를 대량으로 출시해, InFO 팹 투자 부담을 줄일 수 있었습니다. 그리고 TSMC만 특별한 패키징을 사용하니 애플이 TSMC의 공정만 쓰게 되지요.  16/14nm 시절 애플은 A9의 양산 물량에 부족함을 느끼고 TSMC와 삼성에 모두 생산을 위탁했습니다. 그러나 InFO를 쓴다면 10nm 양산이 불안해도 TSMC외에 맡길 곳이 없습니다.