인텔, TSMC, 삼성이 IEEE IEDM 컨퍼런스에서 제각각 CFET 트랜지스터를 시연했습니다. CFET는 CMOS 로직에 필요한 두 종류의 FET를 모두 적층한 3D 트랜지스터로, 세 회사 모두 FinFET에서 나노시트나 GAAFET로 전환할 예정입니다. 

 

FinFET는 수직 실리콘 핀을 사용하고 게이트를 통해 전류 흐림을 제어합니다. 나노 시트는 수직 핀이 리본 세트로 나뉘고 각각의 게이트로 둘러싸입니다. FET는 하나의 장치에 리본의 절반을 사용하고 다른 장치에 나머지 절반을 사용하는 더 큰 나노시트입니다. nFET와 pFET를 겹쳐서 구축함하며 현재 만들 수 있는 CMOS 크기의 절반 정도가 되리라고 기대합니다. 

 

삼성은 CFET를 3DSFET, 혹은 3D 스택 FET라고 부릅니다. 4845nm의 CPP나 finFET 50nm CPP와 비슷한 수준이라고 주장합니다. 삼성은 pFET와 nFET의 소스/드레인을 전기적으로 분리하는 방법에 투자해 누설 전류를 줄입니다. TSMC도 삼성과 비슷한 48nm CPP를 개발하고 있습니다. nFET와 pFET 사이에 새로운 유전층을 넣어 전기 절연 상태를 유지합니다. 인텔은 후면 전원 공급 기술을 조합해 60nm의 폴리 피치를 달성하려 합니다. 현재 5nm 노드는 50nm CPP를 달성했지만 여에는 간단한 구조의 FinFET를 사용합니다.