AMD AM4 소켓의 핀 배치도입니다.
원래는 핀이 부러진 CPU를 헐값에 사서 고쳤다는 글에서 본 링크인데요. 그런 운 좋은 사례가 보편적인 건 아니니 굳이 올릴 필요는 없어 보이고요.
저런 걸 어떻게 찾는지 참 신기하네요.
| 신호 | 설명 |
|---|---|
| MA/MB_ACT_L | DRAM 채널 A/B 활성화 명령 |
| MA/MB_추가[13:0] | DRAM 열/행 주소 |
| MA/MB_ADD_17 | DRAM 열/행 주소 17 |
| MA/MB_ALERT_L | DRAM 경고(CRC 오류 및 명령/주소 패리티 오류) |
| MA/MB_BANK[1:0] | DRAM 은행 주소 |
| MA/MB_BG[1:0] | DRAM 뱅크 그룹 |
| MA/MB_CAS_L_ADD[15] | DRAM 열 주소 스트로브 또는 열/행 주소 15 |
| MA/MB_CHECK[7:0] | DRAM ECC 체크 비트 |
| MA/MB_DATA[63:0] | DRAM 데이터 버스 |
| MA/MB_DM[8:0] | DRAM 데이터 마스크 |
| MA/MB_DQS_H/L[8:0] | DRAM 차동 데이터 스트로브 |
| MA/MB_EVENT_L | DRAM 열 이벤트 상태 |
| MA/MB_PAROUT | DRAM 명령/주소 패리티 |
| MA/MB_RAS_L_ADD[16] | DRAM 행 주소 스트로브 또는 열/행 주소 16 |
| MA/MB_RESET_L | DRAM 리셋 |
| MA/MB_WE_L_ADD[14] | DRAM 쓰기 활성화 또는 열/행 주소 14 |
| MA/MB_ZVDDIO_MEM_S3 | |
| MA/MB_ZVSS | VSS에 대한 DRAM 인터페이스 드라이브 강도 자동 보정 저항기 |
| MA0/MA1/MB0/MB1_CKE[1:0] | DRAM 채널 A/B DIMM 0/1 클럭 활성화 |
| MA0/MA1/MB0/MB1_CLK_H/L[3:0] | DRAM 채널 A/B DIMM 0/1 차동 클록 |
| MA0/MA1/MB0/MB1_CS_L[1:0] | DRAM 채널 A/B DIMM 0/1 칩 선택 |
| MA0/MA1/MB0/MB1_ODT[1:0] | 온다이 종단용 DRAM 채널 A/B DIMM 0/1 활성화 핀 |
| P_GFX_RXP/RXN[15:0] | PCIe GFX 수신 데이터 차동 쌍 |
| P_GFX_TXP/TXN[15:0] | PCIe GFX 전송 데이터 차등 쌍 |
| P_GPP_RXP/RXN[3:0] | PCIe GPP 수신 데이터 차동 쌍 |
| P_GPP_TXP/RXN[3:0] | PCIe GPP 전송 데이터 차동 쌍 |
| P_HUB_RXP/RXN[3:0] | PCIe 허브(칩셋) 수신 데이터 차동 쌍 |
| P_HUB_TXP/TXN[3:0] | PCIe 허브 전송 데이터 차등 쌍 |
| PCIE_RST_L | PCIe 장치의 재설정 신호 |
| P_ZVDDP | |
| P_ZVSS | |
| P0A/P0B_ZVSS | VSS에 대한 PCIe 드라이브 강도 자동 보정 저항기 |
| SATA_RX(0-1)P/N | SATA 수신 데이터 차등 쌍(P_GPP[2], P_GPP[3]의 대체 기능) |
| SATA_TX(0-1)P/N | SATA 전송 데이터 차등 쌍 |
| SATA_ACT_L | SATA 채널 활성(HD LED) |
| SGPIO0_CLK | SGPIO 인터페이스 CLK 출력; 소켓 AM4에서 SGPIO가 지원됩니까? |
| SGPIO0_DATAIN | SGPIO 데이터 입력 |
| SGPIO0_DATAOUT | SGPIO 데이터 출력 |
| SGPIO0_로드 | SGPIO 로드 출력 |
| SATA_IS(0-1)_L | |
| SATA_ZP(0-1)_L | 제로 파워 SATA ODD |
| SATA_ZVDDP | |
| SATA_ZVSS | |
| DP0-DP2_TXP/TXN[3:0] | DisplayPort 0-2 메인 링크 차동 송신기 레인 0-3 |
| DP0-DP2_AUXP/AUXN | DisplayPort 0-2 보조 채널 |
| DP0-DP2_HPD | DisplayPort 0-2 핫 플러그 감지 입력 |
| DP_BLON | 디스플레이 패널 백라이트 활성화 |
| DP_DIGON | 디스플레이 패널 전원 활성화 |
| DP_VARY_BL | 디스플레이 백라이트 밝기 제어 |
| DP_STEREOSYNC | 셔터 안경을 위한 StereoSync 출력 |
| DP_AUX_ZVSS | |
| DP_ZVSS | |
| USB_HSD(0-3)P/N | USB 포트 0-3 고속 I/O 차동 쌍 |
| USB_SS_(0-3)RXP/RXN | USB 포트 0-3 초고속 수신 차동 쌍 |
| USB_SS_(0-3)TXP/TXN | USB 포트 0-3 초고속 전송 차동 쌍 |
| USB_OC(0-3)_L | USB 포트 0-3 USB 커넥터의 과전류 신호 |
| USB_SS_ZVDDP | |
| USB_SS_ZVSS | |
| USB_ZVSS | |
| USB(0-3)_ZVSS | VSS에 대한 USB 포트 0-3 드라이브 강도 자동 보정 저항기 |
| AZ_BITCLK | Azalia HD 오디오 인터페이스 비트 클럭 |
| AZ_RST_L | HDA 재설정 |
| AZ_SDIN(0-2) | 코덱 0-2에서 HDA 직렬 데이터 입력 |
| AZ_SDOUT | 코덱으로 HDA 직렬 데이터 출력 |
| AZ_SYNC | 코덱에 대한 HDA 동기화 신호 |
| SPKR | PC 스피커/비퍼 PWM 출력 |
| SPI_CLK | SPI 클록 |
| SPI_DO | 다중 I/O SPI/eSPI 장치용 SPI 데이터 출력 또는 데이터 0 |
| SPI_DI | SPI 데이터 입력 또는 데이터 1 |
| SPI_WP_L | SPI 쓰기 방지 또는 데이터 2 |
| SPI_HOLD_L | SPI 보류 신호(SPI 트랜잭션을 보류하기 위해 낮음으로 주장됨) 또는 데이터 3 |
| SPI_TPM_CS_L | TPM 용 SPI 칩 선택 |
| SPI_CS1/CS2_L | SPI 칩 선택 |
| ESPI_CLK | ESPI 클록(SPI_CLK의 대체 기능) |
| ESPI_DAT(0-3) | ESPI Data[0], Data[1:0], Data[3:0] (SPI_DO/DI/WP_L/HOLD_L의 대체 기능) |
| ESPI_CS_L | ESPI 칩 선택(SPI_CS2_L) |
| ESPI_ALERT_L | ESPI 경고 입력(LDRQ0_L) |
| ESPI_RESET_L | ESPI 재설정(KBRST_L) |
| LAD(0-3) | LPC 명령/주소/데이터 |
| LDRQ0_L | 인코딩된 DMA/버스 마스터 요청 0 |
| LFRAME_L | LPC 버스 프레임 |
| LPCCLK(0-1) | LPC 33MHz 클록 |
| LPC_CLKRUN_L | LPC CLKRUN 신호 |
| LPC_PD_L | LPC 전원 끄기 |
| LPC_PME_L | LPC 전원 관리 이벤트 |
| LPC_RST_L | LPC 재설정 |
| 세리크 | DMA용 직렬 IRQ |
| I2C(2-3)_SCL | I 2 C 포트 2-3 클록 |
| I2C(2-3)_SDA | I 2 C 포트 2-3 데이터 |
| SCL0 | SMBus 포트 0 클록(I2C2의 대체 기능) |
| SDA0 | SMBus 포트 0 데이터 |
| SCL1 | SMBus 포트 1 클록(I2C3의 대체 기능) |
| SDA1 | SMBus 포트 1 데이터 |
| 아지피오* | 인터럽트, 깨우기 또는 I/O를 위한 고급 GPIO 핀 |
| 이지피오* | I/O 전용 향상된 GPIO |
| GENINT(1-2)_L | 일반 인터럽트 요청 |
| GFX_CLKP/N | PCIe GFX 100MHz 차동 참조 클록 |
| GPP_CLK0(0-3)P/N | PCIe GPP 100MHz 차동 참조 클록 |
| CLK_REQG_L | PCIe GFX 클록 요청 |
| CLK_REQ(0-3)_L | PCIe GPP 클록 요청 |
| OSCIN | 14MHz 클록 입력 |
| X32K_X1/X2 | 통합 RTC 용 32768Hz 클록 XTAL |
| X48M_X1/X2 | 통합 클록 생성기용 48MHz 클록 XTAL |
| RTCCLK | RTC 클록이 필요한 장치용 32768Hz 실시간 클록 출력 |
| X48M_OSC | 단일 종단 OSC 입력이 필요한 장치를 위한 48MHz 클록 출력 |
| KBRST_L | 키보드 컨트롤러 리셋 입력(웜 리셋) |
| PWR_BTN_L | 전원 버튼; 절전 상태를 요청하거나 깨우기 이벤트 발생 |
| PWR_GOOD | 전력 양호 입력; 모든 전압 및 클록 입력이 사양 내에 있을 때 어설션됨 |
| 프록 | 전원 정상; 모든 전원 플레인이 활성화된 후 프로세서에서 어설션하면 시스템 클록 생성기에 전원이 공급되고 안정적으로 실행됩니다. |
| RESET_L | 어설션될 때 프로세서를 재설정하는 양방향 신호. 일반적으로 내부 상태 머신에 의해 제어되지만 두 번째 외부 소스에 의해 어설션될 수도 있습니다. |
| RSMRST_L | 마더보드에서 재설정을 재개합니다. 전원을 켤 때 어설션, S5 전원 공급 장치가 사양 내에 있을 때 어설션 해제 |
| S0A3_GPIO | S0A3 표시기 |
| SLP_S3/S5_L | S3/S5 슬립 상태 파워 플레인 제어 신호 |
| SYS_RESET_L | 시스템 리셋 입력(리셋 버튼) |
| 웨이크_엘 | PCIe WAKE_L 신호, 절전 상태에서 시스템 깨우기 |
| 깜박거리다 | LED 깜박임 S 상태 표시기 |
| 파닌0 | 팬 타코미터 입력 |
| 팬아웃0 | 팬 PWM 출력 |
| 경고_L | SB-TSI 인터럽트 를 포함하여 다양한 이벤트를 표시할 수 있는 프로그래밍 가능 핀 |
| PROCHOT_L | 프로세서를 HTC 활성 상태 로 강제 설정 |
| SIC | 사이드밴드 인터페이스( SB-TSI ) 클록 |
| SID | 사이드밴드 인터페이스 데이터 |
| THERMTRIP_L | 온도 트립 입력/출력 |
| DBREQ_L | JTAG 컨트롤러에 대한 디버그 요청 입력 |
| DBRDY | |
| TCK | JTAG 시계 |
| TDI | JTAG 데이터 입력 |
| TDO | JTAG 데이터 출력 |
| TMS | JTAG 모드 선택 |
| TRST_L | JTAG 재설정 |
| 시험* | 테스트 핀 |
| SVC | 직렬 VID 인터페이스 클록 |
| SVD | 직렬 VID 인터페이스 데이터 |
| SVT | 직렬 VID 인터페이스 텔레메트리 |
| VDDIO_AUDIO | Azalia HD 오디오 전원 공급 장치 |
| VDDBT_RTC_G | 통합 실시간 시계 배터리 전원 공급 장치 |
| VDDCR_CPU | 코어 전원 |
| VDDCR_CPU_SENSE | VDDCR_CPU 전압 모니터 핀 |
| VDDCR_SOC | Northbridge용 공급 전압 |
| VDDCR_SOC_SENSE | VDDCR_SOC 전압 모니터 핀 |
| VDDCR_SOC_S5 | 항상 켜져 있는 SOC 전원 공급 장치 |
| VDDIO_MEM_S3 | 1.2V DRAM 공급 전압 |
| VDDIO_MEM_S3_SENSE | VDDIO_MEM_S3 전압 모니터 핀 |
| VDDP | |
| VDDP_센스 | VDDP 전압 모니터 핀 |
| VDDP_S5 | |
| VDD_18 | 1.8V 공급 전압 |
| VDD_18_S5 | 상시 작동 1.8V 공급 전압 |
| VDD_33 | 3.3V 공급 전압 |
| VDD_33_S5 | 항상 켜짐 3.3V 공급 전압 |
| VSS | 지면 |
| VSS_SENSE_A | 전압 조정기용 VSS 감지 핀 |
| VSS_SENSE_B | 전압 조정기용 VSS 감지 핀 |
| 코어타입 [1:0] | 프로세서 코어 유형 표시기 |
| AM4R1 | 프로세서 제품군 개정 식별자 |
| RSVD | 예약된 |
Normie
