3D 낸드 플래시 메모리 기술의 고밀도/대용량화가 멈추지 않습니다. 그 기세는 점점 더 빨라지고 있습니다. 최근 개최된 낸드 플래시 메모리와 SSD 관련 세계 최대 규모의 이벤트인 FMS(Flash Memory Summit)에서 현재의 최첨단 기술인 96층의 5배 이상에 해당하는 500층 이상의 3D 낸드 플래시 기술이 등장하고 있습니다. 

 

현재 64층 메모리 셀 스택과 1개의 메모리 셀에 4비트를 저장하는 QLC를 결합, 실리콘 다이에 1Tbit를 저장하는 대용량 낸드 플래시 메모리가 양산 단계에 들어섰습니다. 그리고 96층에 QLC 방식으로 1개의 다이에 1.33Tbit를 저장하는 대용량 낸드 플래시의 개발이 발표됐습니다. 일부 플래시 메모리 공급사는 앞으로 500층 이상의 3D 낸드 플래시를 로드맵에 올렸습니다.

 

 

SK 하이닉스의 개발 로드맵. 앞으로 128층, 2xx층, 5xx층의 메모리 셀 스택을 개발할 예정입니다. 

 

 

애널리스트 Jim Handy가 강연에서 제시한 이미지. 512층을 쌓은 3D 낸드 플래시의 개발 일정이 나와 있습니다. 

 

개발 로드맵에서 나온 가장 큰 적층 수는 512층입니다. 512층과 QLC를 조합하면 64층과 QLC 조합의 8배에 달하는 용량, 1개의 다이로 8Tbit(8,192Gbit 혹은 1TB)를 실현할 수 있습니다. 이런 다이 16개를 하나로 패키징하면 1개의 칩으로 16TB가 나옵니다. 이걸로 2.5인치 SSD를 만든다면 기판 1장에 8개씩 양면으로 붙여 16개의 메모리 칩, 그럼 SSD 하나로 256TB가 나옵니다. 

 

16개의 칩(256장의 실리콘 다이)를 탑재하는 건 어렵지 않습니다. 빌도를 더 높이는 것도 기술적으론 가능합니다. 예를 들어 32개의 실리콘 다이를 하나의 패키지에 넣으면 2.5인치 SSD에서 512TB가 됩니다. 지금 일반 소비자 시장에서 512GB SSD가 나름 대용량이라고 팔리는데 엄청나죠. 이게 실현 가능한 시기는 2023년, 5년 뒤의 일입니다. 

 

작년만 하더라도 3D 낸드 플래시 기술의 개발 속도는 점점 느려질 것으로 예상했습니다. 그런데 지금은 오히려 더 빨라진 편입니다. 올해 2월의 ISSCC에서 삼성은 64층과 QLC를 조합하 1Tbit의 3D 낸드를 발표했고, 도시바-웨스턴 디지털은 96층의 역대 최고 적층 수를 달성했습니다. 여기까지는 모두 2017년 8월의 FMS에서 예정했던 기술입니다. 거기에 시제품이지 양산품이 아니었죠.

 

개발 속도가 빨라진 건 올해 5월 이후의 일입니다. 4월만 해도 양산 최대 용량은 512Gbit였습니다. 그런데 5월 21일에 인텔-마이크론이 64층 QLC로 1Tbit를 달성한 3D 낸드 플래시를 양산한다고 발표했습니다. 이걸로 양산품의 최대 용량이 단번에 1Tbit로 뛰었습니다. 그리고 7월 10일에는 삼성이 90층으로 역대 최고 기록을 세운 3D 낸드 플래시를 양산한다고 발표했습니다. 실제 용량은 256Gbit로 적지만 워드라인 적층 수는 가장 많았습니다. 

 

7월 20일에는 도시바-웨스턴 디지털이 96층으로 적층 수를 갱신하고, 여기에 QLC를 조합해 1.33Tbit의 기록을 세웠습니다. 올해 안에 양산에 들어갈 계획이라고도 밝혔죠. 8월 7일에는 다시 삼성이 QLC 방식으로 1Tbit 3D 낸드를 양산한다고 발표했습니다. 인텔-마이크론에 이은 1Tbit 다이 양산입니다. 대신 삼성은 올해 플래시 메모리 서밋에 참가하지 않았습니다. 작년까지만 해도 삼성이 기조 연설을 했는데 올해는 연설은 고사하고 전시회 참가도 없었습니다. 그 이유는 불명.

 

작년 8월과 올해 8월의 3D 낸드 플래시 개발 상황을 비교하면 QLC(4bit/셀) 방식의 저장 기술이 양산에 들어갔다는 점이 가장 큰 변화입니다. 작년만 해도 QLC는 개발의 대상이었고, 실제 제품은 다 TLC였습니다. 그런데 2018년 8월부터 인텔-마이크론과 삼성이 QLC 양산에 들어갔고, 도시바-웨스턴 디지털과 SK 하이닉스도 양산 계획에 QLC 3D 낸드를 넣었습니다. 앞으로 3D 낸드 플래시의 대용량/고밀도는 QLC를 기본으로 깔고 갈 겁니다.

 

또 다른 발전은 3D 낸드 플래시의 주요 업체가 모두 워드라인 적층 수를 96층으로 늘렸다는 데 있습니다. 작년에 96층 3D 낸드를 개발했다고 밝힌 곳은 도시바-웨스턴 디지털 뿐이었습니다. 올해에는 삼성이 90층, 인텔-마이크론과 SK 하이닉스는 96층 개발을 발표했습니다.

 

이렇게 적층 수를 늘려나간 방법은 간단합니다. 메모리 셀 스택을 여러 모듈(티어)로 분할해서 적층했습니다. 96층 3D 낸드 플래시는 48층 티어를 2개 쌓은 2티어 기술로 실현했습니다. 2티어 기술은 64층 3D 낸드 플래시부터 쓰였습니다. 그리고 96층 이상의 워드라인은 2개 이상의 티어를 쌓아 개발합니다. 예를 들어 128층 3D 낸드는 64층 티어 2개나 48층 티어 3개로 만듭니다.

 

QLC 기술과 함께 워드라인의 적층 수를 한없이 늘려 3D 낸드 플래시 메모리의 밀도를 높이면, 일정 용량의 플래시 메모리를 생산하는데 필요한 비용이 점점 줄어듭니다. 물론 TLC 대신 QLC를 쓰면서 낸드 플래시의 성능 자체는 떨어집니다. 읽기/쓰기 속도가 느려지고 재기록 수명이 줄어듭니다. 그래도 제조 비용을 더 낮추는 것이 우선입니다. 어디까지 발전할지는 아직 알 수 없으나, 한계에 가까이 오진 않은 것처럼 보입니다.