TSMC가 세미콘 웨스트 2019에서 앞으로의 공정과 패키지에 대해 설명했습니다. 

 

 

N7

 

TSMC N7은 현재 공정 중 가장 진보된 기술일 겁니다. 대부분의 TSMC 고객들은 16nm에서 10nm를 거치지 않고 바로 7nm로 건너갑니다. 10nm는 과도기적인 공정 취급을 받습니다. 16nm에서 7nm로 가면서 게이트 밀도는 3.3배, 속도는 35~40%, 전력은 65% 개선됩니다. 

 

TSMC 노드 비교
노드	16 nm	10 nm	7 nm	7nm/10nm Δ
게이트	90 nm	66 nm	57 nm	0.86x
최소 메탈 피치	64 nm	42 nm	40 nm	0.95x

 

 

TSMC는 10nm 공정의 경험을 토대로 7nm 공정의 성숙도를 높여 나가고 있습니다. 

 

 

7nm 공정의 수요는 지난 반년 동안 약간 줄었습니다. 가장 큰 매출은 16nm에서 나왔습니다. 그래도 7nm는 매출의 25%를 차지합니다. 

 

 

이건 TSMC 웨이퍼 출하량.

 

 

N7P

 

7nm 공정의 고성능 버전입니다. 2세대 7nm쯤 되겠네요. N7+는 아닙니다. N7P는 N7과 완벽하게 호환되는 DUV 프로세스입니다. 7% 성능 향상이나 10%의 전력 감소 등의 최적화가 진행됐습니다.

 

 

 

N7+

 

그럼 N7+는 뭐냐? 7nm에 EUV를 더한 공정입니다. 지난 분기에 양산에 들어가 N7(7nm)와 비슷한 수익률을 냈습니다. 밀도가 1.2배 늘어나고 10% 더 높은 성능을 내거나 15% 낮은 전력을 사용합니다. 물론 이런 개선은 새로운 물리 구현, 새로운 EUV 마스크가 필요합니다. 

 

 

N6
 

N6은 N7+보다 더 많은 레이어에 EUV를 사용한 공정입니다. N7과 IP/디자인이 호환되 건너가기 쉽습니다. N6은 내년에 시험 생산되며 2020년 말에 양산에 들어갑니다. 

 

 

N5

 

5nm는 7nm 다음의 풀 노드입니다. 올해 1분기에 시험 생산에 들어가 내년 상반기에 본격적으로 가동됩니다. 이미 많은 수의 테이프 아웃이 진행됐으며, 다수의 레이어에서 EUV를 많이 사용합니다. TSMC는 N5를 장기간 사용할 예정입니다. 성능이 15% 개선되거나 전력 사용량이 30% 줄어드는 변경이 있습니다. 

 

5 nm 공정 예측
	7 nm	5 nm
CPP	57 nm	48 nm
MMP	40 nm	30 nm
밀도	91.2 MTr/mm²	171.3 MTr/mm²

 

 

 

N5P

 

7nm 공정과 마찬가지로 5nm 공정도 고성능 버전이 나옵니다. N5와 같은 디자인을 사용해 완벽하게 호환되며, 7% 높은 성능과 15% 낮은 전력 사용량을 제공합니다. 내년 말이나 내후년 초에 나올 예정.

 

 

 

N3

 

3nm 공정은 2022년에 도입될 것으로 예상됩니다. TSMC는 GAA를 FinFET의 후계자로 보고 있었던 적도 있으나, 만들기 쉬운 FinFET을 계속해서 개선할 수도 있습니다. N3까지는 FinFET를 쓰고 그 다음 노드에서 GAA로 건너갈 듯 합니다.