앞으로 1년은 10nm 제품을 새로 출시 안함
컴퓨텍스가 열리기 전인 5월 15일에 JPMorgan의 64th Annual Global Technology, Media, and Communication Conference가 열렸습니다. 꽤 지난 이야기가 되버렸지만 로드맵은 길게 보는 것이니 지금 봐도 참고할만한 자료일 겁니다.
여기에서 인텔의 Murthy Renduchintala(Chief Engineering Officer & Group President of Technology, Systems Architecture & Client Group)과 JPMorgan의 애널리스트인 Harlan Sur(US Semiconductor & Semiconductor Capital Equipment Research)가 이야기를 나누었는데요.
그내용은 https://seekingalpha.com/article/4174405-intel-intc-presents-jp-morgan-46th-annual-global-technology-media-communications-conference?part=single 여기에서 볼 수 있습니다.
여기서 눈길을 끄는 건 "아직 우리는 10nm 서버 로드맵은 전혀 공개하지 않았으며, 올해와 내년에 우리는 14nm 기반의 데이터센터용 제품을 출시할 것"이라고 분명히 밝혔다는 것입니다. 따라서 제온은 최소 2020년까지 10nm로 전환하지 않는다는 소리입니다.
다른 제품도 수율이 예상보다 낮다는 걸 인정했습니다. "우리는 앞으로 12~18개월에 걸쳐 10nm 제품의 비용과 수율을 개선할 예정이며, 그 동안은 14nm 공정을 이용한 제품 로드맵이 예정"됐다고 밝혀, 빠르면 1년, 늦으면 2019년 말까지 제온 이외에 다른 제품에서도 10nm 공정을 보긴 힘들 것임을 분명히 했습니다.
그리고 캐논레이크의 다이 사진이 있습니다. https://gigglehd.com/gg/3036292 다이 크기는 71제곱mm. 인텔은 14nm에서 10nm로 가면서 트랜지스터 밀도가 2.7배 늘어납니다. 실제로는 Single Dummy Gate와 Contact Over Active Gate를 비롯해 구조가 다른 부분이 많으니 2.7배까지는 되기 힘들 것입니다.
게이트 피치와 핀 피치는 1.6배 정도니까, 10nm에서 71제곱mm의 다이 크기는 14nm 공정에서 114~192제곱mm의 다이에 해당됩니다. 카비레이크 쿼드코어에 GT2 내장 그래픽 조합이 126제곱mm니까, 캐논레이크는 내장그래픽을 빼고 듀얼코어 정도로 우선 출시한 것으로 보입니다.
10nm 공정의 심각한 문제점. 개선이 아니라 새로 디자인해야
그럼 10nm에 도대체 무슨 일이 일어난 것일까요? 10nm 공정에선 Metal Pitch와 Contact Over Active Gate에 여러가지 어려움이 있습니다. 뿐만 아니라 그보다 더 큰 문제가 있고, 이것 때문에 10nm 공정 자체(정확히 말하면 배선층)을 새로 갈아 엎어야 하는 상황이라고 합니다. 즉 10nm 공정을 사용하는 프로세서 뿐만 아니라 제조 공정 자체도 손을 봐야 하니 1년이늦어지는 건 지극히 당연해 보입니다.
배선층의 어디가 문제일까요? 여기에는 상당 부분 추측이 들어갑니다. 우선 인텔은 10nm 세대에서 배선 M0/M1 층에 구리 대신 코발트를 도입합니다. 이는 작년의 IEDM에서 명확히 밝힌 바 있습니다. 코발트를 쓴 이유는 일렉트로 마이그레이션-전자 이동을 억제하기 위해서입니다. 전기 전도체에서 전자와 금속 원자 사이에 운동량의 교환이 이루어지며, 이는 이온의 이동을 초래해 결과적으로 전기 전도체 재질에 결함을 만드는 것이 일렉트로 마이그레이션입니다. 쉽게 말하면 전자가 금속 원자에 부딪혀 금속 구조 자체가 변형되는 현상입니다.
일반적으로는 좁은 배선이 큰 전류를 보내면 배선에 결함이 누적되 배선이 제 구실을 못하거나(void) 혹은 쇼트(Hilock)가 나게 됩니다. 반도체에 이 배선을 대체할 중복 배선이 이거나, 혹은 결함이 생긴 부분을 분리하는 매커니즘이 없다면 회로 전체가 작동하지 않게 됩니다.
특히 오버클럭을 할수록 일렉트로 마이그레이션이 더 잘 발생하게 됩니다. 원래대로라면 쓰지 않을 높은 클럭에서 강제로 동작하고, 높은 전압을 인가하면서 전류도 따라 커지고 그만큼 전류 밀도도 높아질 테니까요. CPU 내부 배선의 수명이 훨씬 더 빨리 떨어지게 됩니다.
10nm 공정의 문제점은 배선의 미세화
왜 배선층이 갑자기 문제가 되냐면 배선 미세화가 진행됐기 때문입니다. 32nm 세대에서 배선 간격은 100nm 정도였으나, 10nm에선 36nm까지 좁아졌습니다.
이 100nm와 36nm라는 건 배선 그 자체의 폭이 아니라 배선 사이의 간격이며, 배선의 폭은 인텔이 공개하지 않습니다.
단순히 말하면 메탈 피치의 절반이 배선 두께입니다. 100nm 공정이라면 50nm, 36nm 공정이라면 18nm입니다. 또 이 50nm나 18nm가 전부 배선인 것도 아닙니다.
이건 배선의 구조입니다. 유전체는 생각할 필요가 없으네 제쳐두고, 가장 바깥에 장벽이 있습니다. 이건 구리 배선을 사용하면서 도입한 것인데, 구리는 저항이 낮지만 다른 재료를 오염하는 성질이 있어, 구리 이온이 바깥으로 도망가지 않도록 밀봉해야 합니다.
그 다음이 배선 재료(구리)와 밀봉층을 붙이는 접착제 같은 역할을 하는 층인데, 여기의 두께는 몇 nm 정도입니다. 배리어나 접착층의 두께가 1nm라 가정해도 공정이 발전할수록 문제가 됩니다. 50nm에선 배선 자체의 실질적인 폭은 4nm를 빼고 46nm지만 18nm는 14nm밖에 안 되기 때문입니다. 배선을 미세화해도 밀봉 층이나 배리어의 두께를 얇게 하진 못합니다.
일렉트로 마이그레이션의 발생은 배선 재료의 전자 이동과 관계가 있습니다. 배선 폭이 좁지 않다면 문제가 되지 않겠으나, 배선 사이의 간격이 좁아지면 급격히 충돌하게 됩니다. 구리 배선에서 전자가 자유롭게 움직이려면 40nm가 필요한데, 32nm 세대에선 46nm의 폭을 지녀 별 문제가 되지 않지만 10nm 세대에선 14nm가 되니 전자가 운신할 폭이 상당히 줄어듭니다.
코발트를 사용해 10nm를 실현했으나 동시에 배선 저항이 올라 성능에 한계를 맞이함
그럼 코발트는 어떨까요? 7.8~11.8nm면 자유로이 움직이고(수직/수평의 값이 다릅니다), 10nm 세대의 14nm 선폭에서도 일렉트로 마이그레이션이 잘 발생하지 않습니다. 실제로 인텔은 코발트를 사용함으로서 구리에 비해 10배의 개선이 있었다고 IEDM의 논문에서 설명합니다. 또 최신 공정에서 배선 폭은 좁아지며 그만큼 저항 값이 늘어납니다. 특히 Contact Gate와 M0/M1 접속부는 구리 배선에서도 저항이 높아집니다. 그런데 코발트는 절연층이 필요 없으니 그만큼 선폭이 넓어지고, 오히려 저항이 줄어들 것이라 기대되기도 했습니다.
여기까지는 인텔의 논문에 나온 내용이나 문제는 그 다음입니다. 코발트가 더 좋은 재료처럼 보이지만, 지금까지 코발트를 쓰지 않았던 건 전기 저항 자체가 구리보다 6배 높아서입니다. 얇은 배선에선 구리보다 좋은 성과를 낸다고는 하지만 배선 전체의 저항은 구리보다 훨씬 커집니다.
첨단 공정에서 속도를 결정하는 요소는 무엇일까요? 예전에는 트랜지스터의 스위칭 속도를 이야기했지만 10nm 세대에선 배선 지연이 속도를 결정합니다. 모든 배선은 저항과 기생 용량이 있으며 이것은 저항 R과 기생 캐패시턴스 C의 값으로 정해지는 RC 회로에 영향을 줍니다. 이 RC 회로는 저항과 용량에 따라 주파수가 정해집니다. 트랜지스터가 1GHz로 작동해도 배선의 속도가 2ns라면 실제 트랜지스터의 동작 속도는 500Mhz에 불과합니다.
코발트 배선에서 주파수는 저항 값 R과 기생 캐패시턴스 C의 곱셈으로 배선의 고유 속도가 정해집니다. 기생 용량은 배선을 둘러싸는 유전체의 재질에 따라 결정되기에 변하지 않습니다. 코발트를 써서 구리 배선보다 저항 값이 늘어나면 고유 시간이 그만큼 느려집니다. 바꿔 말해 동작 클럭이 떨어집니다.
즉 10nm 세대에서 트랜지스터 밀도는 확실히 올랐고, 소비 전력도 어쩌면 줄었을지 모릅니다. 하지만 클럭에 한계가 있어 성능은 오히려 떨어집니다. 그래서 글로벌 파운드리는 라이너만 코발트를 쓰고 배선 재료는 구리를 유지하는 게 더 좋은 결과를 낸다고 설명한 바 있습니다. 인텔이 이와 같은 방법을 쓰려는지, 아니면 로컬 인터커넥트의 배선 방법을 바꿔 배선 거리를 줄이거나 메탈 피치 자체를 수정할 것인지는 알지 못합니다. 다만 지금은 M0/M1을 개량하는 것 같습니다.
이런 기본적인 부분까지 수정하고 있으니 2019년에 10nm 제품이 대규모로 나오기란 힘들어 보입니다.
