핫 칩스 34에서 인텔은 메테오레이크, 애로우레이크, 루나레이크에 사용할 칩렛 디자인에 대해 설명했습니다.
인텔은 이들 칩렛을 함께 패키징하는 포베로스를 씁니다. 포베로스 패키징은 3가지의 종류가 있는데 저마다 범프 피치, 밀도, 전력이 다릅니다.
- Foveros: 50-25um(범프 피치), >400-1600/mm2(범프 밀도), 0.156pJ/bit(전력)
- Foveros Omni: 25um(범프 피치), 1600/mm2(범프 밀도), <0.15pJ/bit(전력)
- Foveros Direct: <10미크론(범프 피치), >10,000/mm2(범프 밀도), <0.05pJ/bit(전력)
인텔은 하이브리드 코어 외에도 다양한 멀티 칩렛을 위해 3D 포베로스 패키징을 활용햡니다. 그 시작은 메테오레이크인데, 여기에는 CPU 타일, 그래픽 타일, SOC 타일, IOE 타일이 있습니다. 메인 CPU 타일은 인텔4라고 불리는 7nm EUV 공정을 사용하지만 SOC와 IOE는 TSMC 6nm 공정(N6)으로 만듭니다. 또 메테오레이크의 GPU는 TSMC 5nm(N5)로 만듭니다.
따라서 이들 타일에 들어가는 코어 수, 코어 세대, 제조 공정, 캐시에 따라 다양한 조합이 가능하며, 각각의 타일의 제조 공정이나 아키텍처를 개선하거나 확장할 수 있습니다. 반대로 불필요한 I/O를 줄이는 등의 다운그레이드도 가능합니다.
포베로스 패키징의 상단 레이어는 뒷면에 금속 처리를 했으며 포베로스의 패시브 다이가 있습니다. 이 타일은 36um 피치의 인터커넥트를 사용해 베이스 타일에 연결되며, 베이스 타일에는 IO/전력 공급과 D2D 라우팅을 위한 금속층이 있습니다. 베이스타일의 메탈 레이어는 로직과 메모리를 위한 실리콘이 모듈 구조로 구성되며, 상단/하단에는 다른 층과 연결하기 위한 패키지 범프가 있습니다.
6+8코어 구성의 모바일 칩의 경우 CPU/IOE 타일과 SOC 타일 사이에 2개의 다이 투 다이 링크가 있습니다. 이것은 포베로스 3D 패키징의 일부로, 인텔 22nm(FFL) 공정 기반의 메인 칩렛 위에 패시브 인터포저가 있습니다. 이 인터포저는 연결 외에 아무 기능이 없으나 나중에 패키징 기술이 발전하면 액티브 칩렛을 사용합니다. 포베로스 다이 인터커넥트는 저전압 CMOS 인터페이스, 광대역/짧은 레이턴시, 동기/비동기 신호, 낮은 오버헤드, 낮은 전력 사용량의 특징이 있습니다.
