최첨단 반도체 양산 기술은 현재 16nm / 14nm 세대입니다. 2016년에는 차세대인 10nm 세대의 초기 생산이 시작됩니다. 또한 그 다음 세대는 7nm 세대로 반도체 제조 기술의 선도 기업들이 적극적으로 개발을 진행하고 있습니다.

 

 

미국 캘리포니아 주 샌프란시스코에서 개최되는 최첨단 반도체 기술의 국제 학회인 IEDM 2016에서 그 모습이 드러났습니다. 기술 강연 첫날인 12월 5일 저녁에 IBM 그룹(IBM Research와 글로벌 파운드리, 삼성 전자의 공동 개발 그룹)과 TSMC가 각각 7nm 세대의 CMOS 로직 제조 기술의 개요를 발표했습니다.

 

재밌는 건 IBM 그룹의 개발 기술과 TSMC의 개발 기술은 그 방향성이 상당히 다릅니다. 단순히 말하면 IBM 그룹의 개발 기술은 고밀도를 극한까지 추구한 반면, TSMC의 개발 기술은 양산에 꽤 가까운 내용으로 보입니였다.

 

 

적극적으로 미세화를 진행한 IBM 그룹의 7nm 기술

 

IBM 그룹의 7nm 기술은 이전 세대인 10nm 기술와 비교해서 실리콘 면적을 절반으로 축소하고, 트랜지스터의 성능을 35%~40% 정도 향상시켜 왔습니다. 미세화가 매우 어려워진 7nm 세대에서, 기존보다 성능은 크게 높인 건 꽤 굉장한 일입니다.

 

 

미세화의 실리콘 면적 변화. IBM 그룹의 발표 논문에서 발췌

 

그러나 그 대신 제조 비용을 무시하고 고급 리소그래피 기술을 채용했습니다. 트랜지스터는 FinFET의 개량판으로 핀 피치를 27nm로 대폭 채웠습니다(10nm 세대에서는 42nm 피치). 27nm 피치의 실현에는 ArF 액침의 SAQP(자기 정합형 쿼드 패터닝) 기술을 도입했습니다. SAQP는 ArF 액침 의한 해상도를 4배(패터닝 가능한 치수를 1/4로)한 기술이나 처리량이 크게 떨어진다는 단점이 있습니다. 처리량의 감소는 제조 비용의 증가로 이어집니다.

 

또한 금속 배선은 최소 피치를 36nm로 상당히 줄였습니다(10nm 세대에서는 48nm 피치). 36nm 피치의 실현에는 EUV (Extreme Ultra-Violet : 극자외선) 리소그래피 기술을 도입했습니다. EUV 리소그래피 기술은 ArF 액침을 훨씬 능가하는 고해상도 리소그래피 기술이지만, 처리량이 낮다던가 여러 해결해야 할 과제가 있으며, 아직까지도 반도체 제품의 양산에 채용된 사례는 없습니다. 또한 EUV 노광 장치는 ArF 액침 노광 장치보다 훨씬 비쌀 것으로 알려져 있어 제조 비용이 대폭 늘어날 가능성이 큽니다.

 

 

IBM 그룹이 7nm 세대의 제조 기술을 도입한 리소그래피 기술. IBM 그룹의 발표 논문에서 발췌

 

 

리소그래피 기술의 선택에 의한 비용의 차이. ArF 액침(193i)만 EUV를 쓰면 제조 단가가 낮고, ArF 액침와 EUV 모두를 조합하면 매우 비싸집니다. IBM 그룹이 채용한 7nm 세대 리소그래피 기술이 바로 이 옵션입니다. 이 슬라이드는 2016 년 7 월 미국 샌프란시스코에서 개최 된 반도체 제조 장치의 전시회들 강연회 SEMICON West에서 미국 니콘 리서치가 강연한 내용을 발췌했습니다.

 

 

조기 양산을 목표로 삼은 TSMC의 7nm 기술

 

 

TSMC의 발표는 조금 다릅니다. 왜냐면 7nm 기술의 성능을 어필하기 위해 비교 대상으로 10nm가 아니라 그보다 더 전 기술인 16nm(TSMC가 16FF+라고 부르는 기술)을 선택했거든요. 16nm 기술과 비교하면 7nm 기술의 실리콘 면적은 43%로 축소하고 소비 전력이 일정한 경우 속도가 35%~40% 향상되며, 속도가 일정한 경우 소비 전력이 65% 이상 감소합니다.

 

이 비교는 얼핏 보면 이상합니다. 16nm 기술과 7nm 기술이면 단순 비교해도 크기가 반이 되야 합니다. 면적은 크기의 제곱이니 실리콘 면적은 1/4(25%)가 되야 맞습니다. 그런데 43%라면 크기가 그리 줄어들지 않았음을 의미합니다. 단순히 바꿔 계산하면 크기가 절반은 고사하고 0.656 배의 비율에 머무른다는 말이 됩니다. 1세대보다 조금 더 나은 수준의 미세화지요. 이 때문에 TSMC의 7nm 기술은 실질적으론 9nm 수준의 기술이 아니냐는 의혹이 나옵니다. 강연 후 질의 응답에서도 이 점에 대한 강한 의문이 나왔습니다.

 

 

7nm 기술의 성능(속도와 소비 전력)을 16nm 기술과 비교 한 결과. TSMC의 발표 논문에서 발췌

 

7nm 기술에선 4세대 FinFET 기술과 5세대의 고 유전율 절연막 메탈 게이트(HKMG) 기술을 각각 개발했습니다. 리소그래피는 ArF 액침 멀티 패터닝 기술을 도입했습니다. 메탈 배선(구리)의 최소 피치는 40nm입니다. 메탈 배선의 층 수는 12층으로 1층부터 4층까지는 최소 피치, 5층부터 9층까지는 1.9배, 10층은 3.1배, 11층과 12층은 18배의 피치를 지녔습니다.

 

 

금속 배선(구리)층의 단면을 투과 전자 현미경 (TEM)으로 관찰한 사진입니다. VIA 임베디드에는 기존에 주로 사용하던 텅스텐 대신 코발트를 사용했다고 하네요. IEDM 실행위원회가 보도 기관에 배포 한 자료에서 발췌.

 

 

EUV 리소그래피에 의한 7nm 기술의 SRAM 프로토 결과도 발표

 

TSMC가 국제 학회에서 기술 강연을 할 때는, 논문 자료와 강연 내용이 별로 일치하지 않는 경우가 적지 않습니다. IEDM 2016에서도 TSMC는 강연에 기술 정보를 추가했습니다.

 

첨단 CMOS 로직 제조 기술을 개발할 때는 SRAM을 설계/제조함으로서 실제 평가를 하는 경우가 많습니다. TSMC는 이번에 256Mbit의 SRAM 실리콘 다이를 만들었습니다. SRAM 셀의 크기는 0.027제곱μm로 지금껏 나온 SRAM 셀 중에선 가장 작습니다. 또 작동도 완벽했고 전원 전압도 0.5V로 낮았다고 하네요.

 

SRAM의 이러한 정보는 강연에서 언급 된 것 외에도 IEDM의 논문 자료도 포함되됐습니다. 논문 문서에 나와 있지 않은 기술 정보에서 TSMC는 EUV 리소그래피 기술을 도입해 256Mbit의 SRAM을 제조한 결과를 선보였습니다.

 

비교에 사용한 건 ArF 액침 멀티 패터닝(옥타 패터닝 LPLELPLELPLELPLE)과 EUV 노광 멀티 패터닝(더블 패터닝 LPLE)입니다. 최하층 VIA(V0)과 1층 배선(M1)의 가공 패턴을 비교하면, EUV 노광이 ArF 액침 노광에 비해 변형이 적고 깨끗한 패턴을 그릴 수 있습니다.

 

또한 256Mbit의 SRAM의 제조 수율을 비교하니 ArF 액침 노광과 EUV 노광의 수율은 거의 변하지 않고 약 50%였다고 합니다.

 

 

IBM 그룹과 TSMC가 7nm 세대 제품 양산에 EUV 리소그래피를 채택할지는 아직 알 수 없습니다. 제품 양산 개시(2018년 이후)까지 EUV 리소그래피 기술이 얼마나 개발될지에 따라 달라집니다.

 

또 신경이 쓰이는 건 TSMC가 7nm 세대의 반도체 양산에 매우 적극적이란 겁니다. "비즈니스 기회를 포착해 PPAC(Power-Performance-Area-Cost)를 충분히 갖춘 기술 솔루션을 최적의 시점에 시장에 제공할 수 있도록 개발하는 게 가장 중요하다"라고 논문에 썼지요. 

 

TSMC는 IEDM 2014과 IEDM 2013에서 16nm 세대의 CMOS 로직 제조 기술, VLSI 2016에서 10nm 세대의 CMOS 로직 제조 기술을 발표했습니다. 이번에는 사업에 대한 기술은 별로 없었으며, IEDM 2016의 논문만 비즈니스를 이야기하는 것도 부자연스러운 일입니다.