삼성이 주도해온 3D 낸드 플래시의 개발 경쟁 

3D 낸드 플래시 메모리의 기술 개발은 삼성전자가 이끌어 왔습니다. 반도체 칩의 기술 개발 성과를 발표하는 국제 학회 ISSCC의 최근 발표를 보면 삼성이 3D 낸드 플래시 메모리 기술 개발에 앞장서 왔음을 알 수 있습니다. 그러나 이 글에선 삼성의 최근 움직임이 뜸하고, 그 대신 도시바-웨스턴 디지털(샌디스크)가 주도적인 움직임을 보인다고 말하네요.

 

5년 전인 2014년의 ISSCC에서 삼성은 워드라인 적층 24층, 실리콘 다이 용량 128Gbit의 3D 낸드 칩을 발표했습니다. 저장 방식은 MLC. 이게 세계 최초의 공식적인 3D 낸드 칩이라 할 수 있습니다. 2015년에는 저장 용량을 128Gbit로 유지하돼 워드라인의 적층 수를 32층으로 늘리고 TLC 방식을 도입해 실리콘 면적을 크게 줄인 3D 낸드 칩을 발표했습니다. 이 칩이 본격적인 3D 낸드 플래시 메모리로 자리잡습니다. 

 

계속해서 2016년에는 실리콘 다이 용량을 2배인 256Gbit로 늘린 3D 낸드 플래시 칩을 발표했습니다. 워드라인 적층 수를 48층으로 늘리고 저장 밀도를 높인 칩입니다. 이 때 플래시 메모리의 2등 업체인 도시바 메모리-웨스턴 디지털의 연합은 3D 낸드를 ISSCC에서 발표하지 않았습니다. 3D 낸드 칩 기술 발표에서 뚜렷한 성과를 보인 회사는 삼성 뿐이었습니다.

 

 

삼성과 도시바-WD 연합이 경쟁한 2017년의 ISSCC 발표

 

도시바-WD가 3D 낸드 칩의 개발 성과를 ISSCC에서 처음으로 발표한 시기는 2017년입니다. 이 때 실리콘 다이 용량이 512Gbit인 3D 낸드 플래시 메모리 기술이 나왔습니다. 삼성도 512Gbit의 3D 낸드 칩을 이 때 발표했습니다. 양쪽의 핵심 기술은 64단 적층, TLC로 똑같습니다. 프로토타입 칩의 실리콘 다이 크기는 도시바-WD가 132제곱mm, 삼성이 128.5제곱mm로 거의 같습니다. 같은 수준에서 경쟁한다고 할 수 있겠군요.

 

2018년에선 발표가 엇갈렸습니다. 삼성은 워드라인 적층 수를 64단으로 유지하면서 저장 기술을 QLC로 바꿔 1Tbit의 사상 최대 용량을 달성한 3D 낸드 칩을 발표했습니다. 이에비해 도시바-WD는 워드라인 수를 96단으로 1.5배 늘려 밀도를 사상 최고로 올렸습니다. 

 

 

도시바-WD가 한층 진화한 두 종류의 3D 낸드 칩을 개발

그런데 2019년은 상황이 좀 달라졌습니다. 도시바-WD가 크게 진화한 두 종류의 3D 낸드 칩을 선보인 반면, 삼성은 과거에 비해 기술적인 진화가 그리 크다고 말하기 힘든 칩을 발표했습니다.

 

 

도시바-WD는 워드라인 적층 수를 96단으로 유지하면서 저장 방식을 QLC로 바꿔 다이 용량을 1.33Tbit로 역대 최고로 올린3D 낸드를 개발하고, 적층 수를 128단으로 늘리고 주변 회로를 메모리 셀 어레이에 적층해 실리콘 면적을 절약한 3D 낸드 칩을 발표했습니다. 이 칩은 TLC 방식 사상 최대 밀도이기도 합니다.

 

삼성은 적층 수를 110~120층으로 늘렸지만 저장 용량/밀도는 기존 발표에 비해 앞서지 않았습니다. (적층 수를 늘린 것만으로도 의미가 없진 않다고 생각하는데 글쓴이는 도시바에 우호적인 시선을 계속 두는군요. 뭐 그러려니 하고 봅시다)

 

 

96단+QLC로 1.33Tbit 다이의 초 대용량 메모리를 개발

 

 

발표 내용을 자세히 봅시다. 도시바-WD 연합이 개발한 역대 최대 용량의 3D 낸드 칩입니다. 다이 1개의 용량은 1.33Tbit, 다이 크기는 158.4제곱mm, 저장 밀도는 8.5Gbit/제곱mm, 워드라인 적층 수는 96단입니다. 작년에는 96단체 512Gbit, 저장 밀도 5.95Gbit/제곱mm였으니까 저장 용량이 2.67배, 저장 밀도가 1.43배로 늘었습니다. 

 

작년의 96단과 올해의 96단 칩의 가장 큰 차이점은 저장 방식입니다. 작년은 TLC였으나 올해는 QLC 방식을 사용합니다. TLC에서 QLC로 바꾸면 메모리 셀의 밀도는 1.33배가 됩니다. 실제 저장 밀도는 1.43배가 늘었으니 QLC 외에 다른 방법으로 저장 밀도를 더 높였다고 보입니다. 

 

이 강연에선 기록 방식(프로그램 방식)의 개선접을 언급했습니다. QLC는 15가지에 달하는 수많은 게이트 전압을 셀 트랜지스터에 기록해야 합니다. 그래서 프로그램 동작을 여러 단계로 나누는 게 일반적입니다. 15가지의 게이트 전압을 대충(?) 쓰고, 기록된 게이트 전압을 확인하고, 다시 자잘하게 나눠 쓰는 식입니다. 2단계로 나눠 진행하니 데이터 기록에 시간이 걸립니다. 그러니까 쓰기 속도가 떨어집니다. 

 

이 칩은 2단계로 쓰기를 나누되, 처음엔 7가지 게이트 전압을 기록하고 그 다음에 16가지 게이트 전압을 기록하는 방식을 썼습니다. 이렇게 하면 처음 기록할 때 검증과 시간이 짧아집니다. 그 결과 전체 프로그램 시간이 18% 정도 줄어듭니다. 

 

 

또 저장 방식을 QLC 뿐만 아니라 TLC와 SLC를 선택할 수 있습니다. 블럭마다 QLC, TLC, SLC 중 하나를 고르는 게 가능합니다. QLC는 읽기/쓰기에 시간이 걸리니 SSD에선 TLC보다 성능이 떨어집니다. 그래서 일부 블럭은 TLC나 SLC로 작동시켜 SSD 성능 저하를 막고 성능을 향상시킵니다. 

 

 

128단 초고층 칩. TLC 사상 최대 밀도

 

 

 

도시바-WD가 공동 개발한 128단 3D 낸드 칩입니다. 실리콘 다이의 저장 용량은 512Gbit입니다. 저장 방식은 TLC, 저장 밀도는 7.8Gbit/제곱mm, TLC 중에선 저장 밀도가 가장 높습니다. 다이 면적은 66제곱mm로 매우 작습니다. 

 

이 칩은 저장 밀도 외에도 쓰기 처리량이 높습니다. 작년에 발표한 96단 TLC 512Gbit 칩에선 쓰기 처리량이 57MB/s였습니다. 이에 비해 이번의 512Gbit 칩에선 쓰기 처리량이 2배 이상인 132MB/s가 됐습니다. 이를 위해 메모리 셀 어레이를 4개의 서브 어레이로 나눴습니다. 원래 3D 낸드 칩은 메모리 셀 어레이를 2개로 나누는 경우가 많았는데, 작년에 도시바-WD가 발표한 96단 512Gbit도 2개로 나눴습니다. 

 

 

분할을 2개에서 4개로 나누면 워드라인과 비트라인이 많이 짧아집니다. 그 결과 배선 저항과 용량이 줄어들고 동작 속도가 향상됩니다. 대신 주변 회로의 실리콘 면적이 늘어나기에 실리콘 다이가 커집니다. 이 강연에선 분할 수를 2개에서 4개로 늘리자 실리콘 다이 면적이 15% 정도 늘어난다고 설명합니다. 

 

 

이 문제를 줄이기 위해 메모리 셀 바로 아래에 주변 회로를 배치하는 CuA(Circuit under Array) 기술을 사용합니다. 이와 비슷한 기술을 인텔-마이크론이 3D 낸드에 사용했다고 알려져 있지만 자세한 내용은 공개된 적이 없습니다. 기술의 내용이 자세히 소개된 건 이번이 처음이라 보입니다.

 

 

메모리 셀 어레이의 바로 아래에 배치된 주변 회로는 열 회로(센스 앰프 등)와 비트 라인 스위치, 워드 라인 연결, 스위치 신호선, 전원 선입니다. 입출력 회로를 제외하면 대부분의 주변 회로를 메모리 셀 어레이의 바로 아래에 배치했습니다. 그 결과 4개의 플레인으로 나눴음에도 불구하고 실리콘 다이 면적은 1% 늘어나는 데 그쳤습니다. 또 주변 회로의 MOS 트랜지스터의 어드레스 기생 용량이 크게 줄어들어 주변 회로의 동작 속도가 향상됐습니다. 이것도 쓰기 처리량을 높이는 데 도움을 주었습니다.

 

 

6세대 3D 낸드 플래시 칩의 프로토타입을 삼성이 공개

삼성은 6세대(V6) 3D 낸드 플래시 기술로 개발한 칩을 공개했습니다. 저장 용량은 512Gbit, 저장 기술은 TLC, 다이 면적은  101.58제곱mm, 저장 밀도는 5.04Gbit/제곱mm입니다. 

 

 

워드 라인의 적층 수는 두 가지 값이 나왔습니다. 발표 논문에선 120단 이상, 강연 직후의 질의 응답에선 110단이라고 답했습니다. 전체적으로 개발 중인 칩이며 완성되지 않았다는 인상이 컸습니다. 워드라인 수가 100단 이상임에도 불구하고 96단 3D 낸드보다 실리콘 다이 면적이 크다는 점만 봐도 그렇습니다. 실리콘 다이 사진을 보면 주변 회로의 실리콘 면적에 많이 차지합니다. 개발에 필요한 테스트용 회로까지 포함되기에 주변 회로가 커진 듯 합니다.

 

 

워드라인의 적층 수를 늘리면 셀 트랜지스터의 특성 차이가 늘어납니다. 100단을 넘어서는 워드라인을 관통하는 메모리 홀을 형성하면 각각의 적층 단마다 구멍의 직경이 차이가 납니다. 따라서 메모리  홀(채널)을 공유하는 셀 트랜지스터 사이에 게이트 전압의 차이가 발생합니다. 

 

일반적인 데이터 삭제/쓰기 동작에선 셀 트랜지스터 사이에 게이트 전압이 일정하도록 전압을 인가합니다. 그러면 셀 트랜지스터의 특성 편차에 따라 동작이 끝날때까지 시간이 길어집니다. 그래서 메모리 홀에서 구멍까지 셀 트랜지스터의 특성 격차에 맞춰 삭제/기록 게이트 전압을 조절합니다. 이러면 작업이 끝날 때까지 시간이 줄어듭니다. 또 셀 트랜지스터의 열화로 인한 장기 신뢰성의 차이도 줄어듭니다. 

 

삼성의 낸드 플래시 메모리 개발에 대한 태도 변화는 작년 8월의 플래시 메모리 서밋에서 처음으로 드러났습니다. 2017년까지 삼성은 여기에서 키노트 강연을 하고 가장 큰 부스를 꾸렸습니다. 그러나 작년에는 삼성의 기조 강연과 부스가 모두 없었습니다. 이런 삼성의 변화가 무엇을 의미하는지 지켜 볼 필요가 있겠습니다.