반도체 디바이스 관련 국회 학회인 IEDM (International Electron Devices Meeting)이 12월 2~6일에 샌프란시스코에서 열립니다. 

 

2014년도 노벨 물리학상 수상자의 강연, Boosting Performance, Ensuring Reliability, Managing Variability in Sub-5nm CMOS 와 Merged Memory-Logic Technologies and Their Applications를 주제로 한 강연 등이 열립니다.

 

 

인텔은 10nm CMOS 기술을 공개합니다. 핀 피치 34nm, 높이 46nm의 FinFET 기술로 3월에 발표했을 때보다 좀 낮아졌습니다. SRAM 셀 면적은 고밀도 셀이 0.0312제곱μm, 저전력 셀이 0.0367제곱μm, 고성능 셀이 0.0441제곱μm입니다. 이들 3종류의 메모리 셀로 만든 204Mbit SRAM 결과를 발표합니다. 메탈 배선은 12층인데 가장 아래 2층은 코발트를 사용, 전자 이동 수명을 5~10배로 늘리고 저항은 절반으로 줄였습니다. 리소그래피는 ArF 액침 SAQP (Self-Aligned Quadruple Patterning), 트랜지스터에는 5세대 High-K 메탈 게이트, 7세대 변형 실리콘, 3세대 finFET 등을 사용합니다.

 

 

글로벌파운드리는 EUV를 쓰지 않는 7nm CMOS 기술을 발표합니다. EUV는 이 다음에 나올 거라고 하네요. 고성능 컴퓨팅과 SoC의 두가지 버전이 있으며 테스트용 SRAM의 셀 면적은 0.0269μm로 매우 작습니다. 7nm 공정을 구성하는 핵심 기술은 3세대 FinFET, 구리 배선과 저유전율 층간 절연막 다층 배선 기술, 게이트 전압의 단계적인 제어 기술이 있습니다. 글로벌 파운드리는 14nm 다음에 7nm를 내놓으며 10nm는 그 후 준비할 예정입니다.

 

 

 

메모리 기술에선 고밀도 3D 낸드 기술이 등장합니다. Macronix International은 16층의 워드라인으로 192Gbit TLC 3D 낸드 플래시 메모리를 만드는 기술을 발표합니다. 기존의 3D 낸드응 원통형 수직 채널 주변을 워드라인과 절연층이 둘러싼 셀 구조인데, Macronix는 얇은 판 모양 수직 채널에 워드라인과 절연층을 배치합니다. 기존보다 배치 가능한 채널 수가 늘어나는게 특징. 48층 워드라인이면 1Tbit를 실현 가능.

 

 

 

3D 적층을 전제로 하는 크로스ㅍ 포인트 메모리 셀에서는 셀 선택 소자의 미세화와, 온/오프 고속 스위칭이 필요합니다. SK 하이닉스는 이산화규소에 비소를 넣는 평범한 반도체 재료로 선택 소자를 만들었습니다. 25nm 공정에서 온 52ns, 오프 23ns의 고속 스위칭을 실현 가능합니다.

 

 

 

카메라 센서에선 가시광선이 표준입니다. 다음은 근적외선을 사용한 홍채 인식/얼굴 인식/모션 감지로 넘어가고 있는데, 실리콘으로 만든 CMOS 센서는 근적외선에서 감도가 그리 높지 않습니다. 근적외선 흡수 영역을 두껍게 만들면 감도가 늘어나지만 제조 비용이 늘어납니다. 그래서 소니는 근적외선을 회절시키는 구조를 표면에 넣어 광로 길이를 늘림으로서 근적외선을 보다 효율적으로 흡수하는 CMOS 이미지 기술을 개발했습니다. 감도가 50% 향상됐으며 화소 수는 200만, 이면조사, 회절 구조 피치는 400nm, 화소 크기는 1.12μm입니다. 효율은 850nm 파장의 30%.

 

 

 

5nm 이후의 반도체 제조 기술에선 실리콘 나노 와이어 구조의 트랜지스터가 주목받고 있는데, 이를 GAA(gate all around) MOSFET이라고 부릅니다. imec와 Applied Materials는 GAA MOSFET 최초로 집적 회로를 만든 결과를 발표합니다. 가장 기본적인 회로인 링 오실레이터를 41스테이지로 만들었는데, 트랜지스터 게이트 길이를 짧게 해서 동작 전압을 높이면 지연 시간도 줄어듭니다.