7nm 세대에서 철저하게 다이 크기를 억제한 AMD

 

 

AMD가 2018년의 VLSI Symposia 숏 코스에서 공개한 다이 제조 원가 비교

파운드리의 7nm 프로세스는 CPU와 GPU의 다이 크기가 작아지는 경향이 있습니다. AMD 7nm 공정의 라이젠/에픽 CPU에서 8개의 CPU 코어를 탑재한 CPU 다이, CCD의 크기는 불과 74제곱mm입니다. 마찬가지로 7nm GPU인 나비10은 다이 크기가 251제곱mm로 기존의 하이엔드 GPU의 절반 정도 크기입니다. AMD는 최소한 7nm에서는 프로세서 다이를 작게 만들고 있습니다.

 

그 이유는 명확합니다. 7nm 공정의 제조 비용이 비싸서입니다. AMD는 반도체 학회 IEDM (IEEE International Electron Devices Meeting)이나 VLSI Symposia에서 7nm 공정의 높은 비용을 지적한 바 있습니다. AMD는 250제곱mm의 다이의 경우, 수율까지 고려한 7nm 공정 칩의 ​​제조 비용은 16/14nm의 2배 미만, 28nm는 2배를 크게 넘고, 40nm의 4배에 달한다고 설명했습니다. 이런 계산은 소스마다 다르지만, 10nm 이후 공정에서 제조 비용이 급격히 오른다는 관측이 일반적입니다. 

 

 

imec이 Symposia on VLSI Technology and Circuits 2019에서 보여준 노드의 웨이퍼 제조 비용 비교입니다. Economics of semiconductor scaling a cost analysis for advanced technology node"(A. Mallik, et al. Symposia on VLSI Technology and Circuits 2019). 

 

이걸 봐도 16/14nm 공정 이후 제조 비용이 얼마나 많이 오르는지가 드러납니다. imec는 7nm 공정의 웨이퍼 제조 비용이 28nm 공정보다 약 2배 이상 비싸리라고 추정합니다. AMD의 견적 비용이 더 비싼 건 250제곱mm 급의 대형 다이라서 그런 듯 합니다. 다이가 커지면 결함이 생길 확률이 늘어나며 수율은 떨어지고 제조 비용은 오릅니다. 따라서 imec의 웨이퍼 레벨 비용과는 차이가 있습니다.

 

 

배선 공정의 비용이 늘어난 7nm 공정

왜 7nm 제조 비용은 이토록 갑자기 오른 것일까요? VLSI Symposia에서 imec는 각 프로세스의 공정 부분 당 제조 비용의 비율도 공개했습니다. 

 

반도체 칩의 최하층은 트랜지스터 생성 과정에서 FEOL(Front End of Line: 기판 공정)이라 부릅니다. 배선층(메탈 레이어)은 그 위에 올린 BEOL(Back End of Line: 배선 공정)이라 부릅니다. 지금의 프로세스는 FEOL과 BEOL 사이에 MOL (Middle Of the Line)라고 불리는 공정이 추가됐습니다. 공정이 더 미세해지고 복잡해진 FEOL과 BOEL 사이를 연결하기 위한 새로운 레이어입니다. MOL을 만들기 위해 지금 메탈 레이어는 새로 M0 레이어를 포함했습니다.

 

imec의 발표에 따르면, MOL이 없었던 28nm에서는 제조 비용 중 약 40%가 트랜지스터인 FEOL, 나머지가 배선인 BEOL에서 나왔습니다. BEOL의 제조 비용은 그리 비싸지 않았습니다. 그러나 20nm에서는 MOL 비용이 더해지고 BEOL 비용도 늘었습니다. BOEL 비용이 오른 이유는 더블 패터닝 기술을 배선에 추가해서입니다. 28nm에서 20nm로 오면서 늘어난 비용은 거의 MOL과 BOEL 부분의 증가 때문입니다.

 

 

노광기 제조사인 ASML은 28nm 공정에서 최하층 M5까지 배선층 노출은 6단계였으나, 20nm에서 8단계로 늘었다고 2016년의 Investor Day에서 설명했습니다.

 

14nm는 20nm와 제조 비용이 비슷합니다. 20nm와 14nm는 MOL과 BEOL 비용이 거의 같아서 그렇습니다. 14nm는 FinFET 3D 트랜지스터를 도입해 FEOL 비용만 늘었습니다. 20nm와 14nm의 차이는 거의 트랜지스터 측의 FEOL 비용 증가 뿐입니다. 

 

14nm에서 10nm로 오면서 FEOL 비용은 늘지 않아 MOL은 거의 같지만 BEOL은 크게 늘었습니다.  배선이 더블 패터닝을 대응하지 못하면서 보다 복잡한 배성 공정이 필요해졌기 때문입니다. 20nm는 8단계지만 10nm는 23단계로 노광 단계가 대폭 늘었습니다. 노광 단계는 반도체 공급사마다 다르기에 이 숫자는 예시에 불과하지만, 10nm에서 크게 늘어나는 건 분명합니다. 

 

10nm에서 7nm는 FEOL이 약간 늘어나지만 MOL이 대폭 커져 BEOL 비용이 많이 늘었습니다. 7nm에서 MOL이 많이 어려워지고 BEOL의 복잡도가 더욱 늘었습니다. ASML의 슬라이드에서는 노광 단계가 10nm는 23단계인데 7nm는 34단계로 늘었다고 나옵니다. 

 

그 결과 7nm 공정에서는 BEOL+MOL 비용이 FEOL 비용의 3배가 살짝 안 되는 수준까지 차지하게 됐습니다. 7nm 공정에선 MOL을 포함한 배선층의 제조 비용이 전체의 3/4를 차지합니다. 

 

이건 액침 멀티 패터닝 7nm 공정 이야기입니다. 같은 7nm라 해도 삼성처럼 EUV 노광을 쓰면 모두 싱글 패터닝으로 끝나기에 제조 단계가 줄어듭니다. 하지만 EUV 장비가 매우 비싸고 Fab도 EUV 시설을 따로 만들어야 하기에 EUV 설비의 감사 상각까지 따지면 단순히 제조 단계가 줄었다고 가격도 싸질 거라 말하긴 어렵습니다. 최소한 EUV로 전환 시 초기 비용을 낮추긴 힘듭니다. 

 

 

어쨌든 지금의 액침 7nm 공정은 매우 비쌉니다. 웨이퍼 단위로 비교하면 28nm 공정의 2배, 14/16nm 공정의 1.6배입니다. 그리고 여기서 만드는 다이가 커질수록 불량이 포함될 가능성이 높아지기에 칩 제조 비용이 오릅니다. 250제곱mm의 칩을 만들려면 7nm가 14nm보다 2배 비싸다는 AMD의 계산도 과장된 건 아닙니다.  

 

 

비용의 제약에 큰 영향을 받는 프로세서 설계

 

7nm 공정은 제조 비용이 크게 늘어나기에, 7nm 공정으로 칩 아키텍처를 설계할 때엔 제조 비용을 신경쓸 수밖에 없습니다. AMD는 프로세서마다 다른 전략으로 이에 대응했는데요. 이를 한마디로 정리하면 CPU는 모듈러, GPU는 다이 면적의 효율 향상입니다.

 

웨이퍼 제조 비용이 급상승하는 상황에서 제조 단가를 낮추려면 우산 비싼 7nm 공정으로 제조하는 다이 면적을 줄일 필요가 있습니다. 그래서 칩을 모듈화해 작은 칩 렛 다이를 쓰는 방식을 도입했습니다. 이 방법은 다이의 수율도 크게 높여줍니다. 다른 방법은 모듈화 대신 다이 면적 당 성능 효율을 높이는 방향으로 마이크로 아키텍처를 혁신하는 것입니다.  

 

AMD의 CPU 다이 크기 변화 

 

 

모듈 형 디자인을 채택한 젠2 세대의 CPU

AMD는 CPU에 모듈화 전략을, GPU는 성능/다이 면적을 개선하는 전략을 채택했습니다. CPU는 작은 크기의 칩렛 다이를 써서 수율을 올리고, I/O는 저렴한 14nm 공정으로 만들어 전체 제조 비용을 최소화하는 방법입니다. AMD의 기존 하이엔드 CPU는 300제곱mm 크기의 다이였고, 메인스트림용 CPU와 APU는 200제곱mm였습니다. 14nm의 젠에서는 CPU와 APU 모두 210제곱mm를 기록했습니다. CPU는 2다이와 4다이를 온 패키지로 연결해 다이 자체의 크기를 줄였습니다.

 

젠 2에서는 CPU 칩을 완전히 모듈화해 CPU 코어를 칩렛으로 분리했습니다. 8코어의 CPU와 캐로 구성된 칩렛 다이의 면적은 74제곱mm입니다. 14nm CPU의 1/3 크기이며, 다이 크기를 줄여 수율이 높아졌습니다. 한편 아날로그와 I/O는 제조 공정을 미세화하지 않고 14nm를 유지했습니다. AMD는 CPU를 다이 수준해서 분리하는 모듈화 방법을 도입해 제조 비용을 줄였습니다. 이는 대형 프로세서 업체가 진행하는 모듈화 노선에 따른 대책이기도 합니다. 

 

AMD의 14nm와 7nm의 CPU와 GPU의 다이 크기 비교

 

아직 모듈화할 수 없는 GPU는 아키텍처를 개선

GPU는 CPU와 다른 노선을 걷고 있습니다. GPU의 다이 크기는 14nm 공정의 하이엔드인 라데온 RX 베가 64(베가 10)이 486제곱mm인데, 7nm 공정의 라데온 RX 5700 XT(나비 10)은 251제곱mm로 절반까지 줄였습니다. 그래도 여전히 14nm 공정의 CPU보다 큽니다. 다이 크기는 줄었으나 CPU처럼 7nm 생산에 맞춰 다이를 극적으로 줄이진 못했습니다. 또 CPU와 똑같이 멀티 다이 모듈 구성으로 바꾸지도 않았습니다. 

 

AMD가 CPU와 GPU의 접근 방식을 다르게 한 이유는 CPU와 GPU의 특성 차이, 다이 연결 기술의 제약 때문입니다. CPU는 필요한 데이터 대역폭이 GPU만큼 넓지 않기에 칩렛으로 나누기 쉽습니다. 하지만 GPU는 넓은 데이터 대역폭이 필요하고, 다이 사이를 연결하는데 전력 사용량이 많이 필요합니다. 인터커넥트 에너지를 1pJ/bit(picoJoule/bit) 이하로 억제할 필요가 있습니다.

 

1pj/bit이라면 데이터 대역폭이 단방향 1TB/s라 계산했을 때 단방향 8.4W, 양방향 16.9W까지 최대 전력을 억제할 수 있습니다. 1pJ/bit라 해도 소비 전력이 많아 그 이하로 줄여야 합니다. 지금은 이 스펙이 스펙을 맞추기가 어렵습니다. 그러니 남은 건 모듈 구성 대신 1개의 다이를 유지하돼, 다이 크기를 최대한 줄이면서 성능을 높이는 방법 뿐입니다. 구체적으로는 아키텍처를 개선해 다이 면적 당 성능을 높이는 방법이 있습니다. 최대 성능을 높일 뿐만 아니라 명령 발행 효율을 개선하고, 7nm 공정을 도입해 전력 소비를 억제하고 클럭을 높입니다.

 

AMD가 7nm 세대의 GPU에서 채용한 RDNA 아키텍처는 이런 부분에 초점을 두고 있습니다. RDNA는 7nm 이후의 비싼 공정에 맞춰서 개발됐음을 알 수 있습니다. 

 

GPU 다이 크기 변화

 

 

AMD GPU의 다이 면적과 유닛, I/O