DRAM 실리콘 다이의 구성. 메모리 셀 코어(디코더와 센스 앰프), 주변 장치(제어 회로)로 구성됩니다. 삼성전자가 IEDM 2018에서 강연한 슬라이드.

 

DRAM의 미세화를 막는 건 메모리 셀 셀렉트 트랜지스터와 셀 캐패시터 둘 다입니다. DRAM의 메모리 셀은 셀 선택 트랜지스터인 MOS FET와 전하 축적용 캐패시터로 구성됩니다. 메모리 셀 면적을 최대한 줄이려면 제조 공정 미세화가 가장 유력한 방법이었습니다. 그러나 2000년대 이후 미세화에 의존하는 비중이 점차 줄어들어, 2010년대에선 미세화에 그리 의지하지 않고 있습니다. 특히 2010년대 중반에 가공 노드가 20nm 세대에 돌입한 뒤엔 미세화가 조금씩만 진행됐습니다.

 

따라서 공정 미세화 외에 다른 기술적인 방법으로 DRAM의 기억 밀도를 높여 나가는 분위기입니다. 그리고 이런 연구의 수요는 점점 더 커지고 있습니다. 이런 사실은 IEDM 국제 학회에서 확인됐습니다. 

 

미세화의 한계를 상징한 강연은 크게 2개입니다. 하나는 12월 2일에 삼성 전자의 강연입니다. DRAM 셀 기술의 트렌드를 과거부터 현재까지 돌이켜 봤습니다. 다른 하나는 12월 3일에 imec가 발표한 DRAM 셀 캐새시터의 연구 개발 성과입니다. 1xnm 세대의 DRAM을 상정해 캐패시터 기술을 개발하며 지금의 트렌드를 보여주었습니다.

 

 

왼쪽은 DRAM 메모리 셀의 구성, 오른쪽은 그 구조의 단면도. 삼성이 공개한 슬라이드.

 

 

채널 길이를 확보하면서 트랜지스터를 작게 줄이기 

DRAM 셀의 셀 선택 트랜지스터 크기를 줄이지 못하도록 막는 건 대게 채널의 길이입니다. DRAM의 성능(속도)를 유지하기위해서는 셀 선택 트랜지스터의 게이트(워드 라인)에 가하는 전압을 최대한 낮춰야 합니다. 지금도 게이트에는 최첨단 로직에 비해 상당히 높은 3V의 전압을 인가합니다.

 

따라서 게이트 길이(실리콘 표면과 평행 방향. 가로 방향의 치수)을 짧게 만들어도 채널은 줄이지 못합니다. 그래서 게이트를 묻어 채널의 형상을 직선이 아닌 곡선으로 바꿔 채널의 길이를 확보하는 방법을 씁니다. 이런 임베디드 채널 트랜지스터의 구조 변화는 2000년대부터 시작돼, 이후 임베디드 채널의 구조를 개량해 왔습니다. 

 

 

게이트를 짧게 줄여 채널을 길게 확보하는 트랜지스터 구조. RCAT (Recess Channel Array Transistor)라고 부릅니다. 

 

 

게이트(워드 라인)을 완전히 포함하는 트랜지스터 구조. RCAT의 개선판으로 Buried Channel이라고 부릅니다. 

 

 

셀 선택 트랜지스터의 또 다른 큰 연구는 오프 상태에서 서브 전압의 인가입니다. 트랜지스터를 해제하기 위해 게이트에 인가하는 전압은 대게 0입니다. 그러나 공정 미세화로 트랜지스터의 게이트 전압이 줄어들면서 누설 전류를 무시하지 못하게 됐습니다. 그래서 오프 상태에선 0이 아닌 마이너스 전압을 인가해 오프 전류를 억제했습니다. 이를 NWL (Negative Word Line)이라고 부릅니다. 

 

 

셀 어레이의 레이아웃을 바꿔 셀 면적을 축소

DRAM 메모리 셀의 고밀도화에 크게 공헌한 연구로 레이아웃에도 변화가 생겼습니다. 반도체 메모리의 연구 개발은 메모리 셀의 크기를 나타내는 값으로 F2(F의 2승)을 자주 씁니다. 미세 가공 기술 노드(설계 공정)을 나타내는 값 F(Feature size의 줄임말)를 기준으로, F의 2승의 몇 배 크기로 메모리 셀을 만들 수 있을지를 나타내는 것입니다. 

 

F2의 비율(배수)가 작으면 제조 공정이 같아도 메모리 셀이 작아집니다. DRAM에선 90nm 세대까지 F2의 배수가 8인 메모리 셀을 썼습니다. 이를 8F2로 표기합니다. 그러나 65nm 세대 이후의 DRAM에선 메모리 셀의 레이아웃을 바꿔 f2 배수를 6으로 줄였습니다. 단순 계산으론 메모리 셀의 밀도가 1.33배로 향상됩니다. 

 

 

좀 더 자세히 설명하면 8F2 세대에선 레이아웃에 플랩 비트 라인(폴 데드 비트 라인)이라고 부르는, 서로 쌍을 이룬 비트 라인을 평행 배치하는 구조를 씁니다. 이 아키텍처는 비트 라인 배치에서 노이즈를 줄인다는 장점이 있습니다. 레이아웃 효율보다 노이즈 감소를 중시한 레이아웃입니다. 

 

그러나 65nm 세대 이후에선 노이즈보다 밀도 향상을 중시한 레이아웃인 오픈 비트라인을 쓰게 됐습니다. 오픈 비트라인은 센스 앰프의 좌우로 비트라인을 넣어 메모리 셀을 보다 효율적으로 채웁니다. 그 결과 F2 배수는 6으로 줄었으며, 지금도 DRAM 셀의 레이아웃은 6F2가 대부분입니다. 

 

 

차세대 DRAM은 크로스 포인트 구조로 밀도를 1.5배 향상

 

그 다음 방법은 셀 트랜지스터의 구조 변경입니다. 채널을 세로로 돌린 셀 트랜지스터의 도입으로 셀 트랜지스터와 셀 캐패시터를 거의 완전히 겹친 레이아웃이 나옵니다. 지금까지 셀 캐패시터는 셀 트랜지스터의 확산층과 어긋나게 배치됐습니다.이는 임베디드 채널 구조의 셀 트랜지스터도 그대로입니다. 그만큼 메모리 셀의 면적이 커졌다고 할 수도 있습니다. 

 

그런데 채널을 수직 방향으로 배치하면 트랜지스터와 캐패시터가 거의 완전히 겹쳐집니다. 이론적으로는 워드 라인과 비트 라인의 교차점에 캐패시터를 배치할 수 있게 됩니다. 바로 크로스 포인트 구조이지요. 그러면 위의 F2의 배수가 4로 줄어들어 4F2가 나오고, 메모리 셀 면적에서 메모리 셀 어레이의 밀도가 1.5배 증가합니다. 극단적으로 말하면 이것만으로 16Gbit의 DRAM이 24Gbit의 DRAM으로 바뀝니다. 상당한 차이지요

 

셀 트랜지스터의 채널 구조 변화와 셀 레이아웃의 변화. 평면, 리세스, 수직으로 바뀝니다. 수직 구조의 트랜지스터는 SNC 스토리지 노드와 BBC 비트라인 컨택트와 거의 맞아 떨어집니다. 리세스 채널에서 필요한 길이가 3F라면 수직형 채널은 1F, 1/3으로 짧아집니다.

 

 

물론 해결해야 할 부분은 남아 있습니다. 전기적으로 플로팅 상태(불안정)해지며 워드라인과 비트라인의 결합이 강해진다는 겁니다. 

 

 

제조 공정(가로축)과 메모리 셀 면적(세로축)의 설계 공정으로 환산한 면적. 수직형 구조의 트랜지스터로 바꾸면 메모리 셀 면적을 게속 줄일 수 있습니다. 

 

 

캐패시터의 정전 용량이 계속해서 줄어듬

 

여기까지는 주로 셀 트랜지스터와 셀 레이아웃에 적용된 문제입니다. 그러나 셀 캐패시터도 잊어선 안됩니다. 셀 캐패시터는 신호 전하의 축적에서 중요한 역할을 합니다. 그 기본적인 성능은 2개. 정전 용량과 누설 전류입니다. 정전 용량은 가급적 키워서 신호 대 잡음비를 향상시키면 좋습니다. 누설 전류는 최대 허용치가 있습니다. 이를 넘어서면 데이터가 유지되는시간이 줄어들고, 데이터를 보장하기 위해 리프레시 사이클이 짧아집니다. 즉 대기 상태의 소비 전력이 늘어납니다.

 

정전 용량은 캐패시터 절연막의 비 유전율과 캐패시터 전극의 면적에 비례하고, 절연막의 두께에 반비례합니다. 미세화에 의해 설계 공정을 줄이면 캐패시터 전극의 면적이 감소합니다. 즉 정전 용량이 떨어집니다. 이를 막기 위해 주로 두 가지 방법을 사용합니다.

 

하나는 절연막의 재료를 유전율이 높은 재료로 바꾸는 겁니다. 제조 공정이 200nm를 넘어서면서 절연막 재료는 비유전율이 높은 재료로 여러번 바뀌었습니다. 현재 세대의 DRAM 캐패시터에서 잘 알려진 절연막은 ZAZ라 부르는 산화 지르코늄 (ZrO2)과 알루미나(Al2O3), 산화 지르코늄 (ZrO2)의 3층 막입니다.

 

다른 하나는 캐패시터 전극의 형상을 수직으로 늘리거나 캐패시터 전극의 표면을 곡선으로 바꿔 전극의 면억을 키우는 방법입니다.

 

 

셀 트랜지스터의 트렌드. 왼쪽은 설계 공정과 절연막의 재료. 산화막으로 환산한 막 두께의 트렌드입니다. 오른쪽은 캐패시터 전극의 형상 변화입니다.

 

그럼에도 불구하고 2012년을 기점으로 캐패시터의 정전용량이 급격하게 떨어졌습니다. 그 전까지도 정전 용량이 줄긴 했으나 그 움직임은 비교적 느렸는데, 새로운 고 유전율 재료를 찾지 못하고 캐패시터 전극의 높이를 더 높이 올리지 못하면서 정전 용량이 급극헤 떨어지게 됐습니다. 

 

 

셀 커패시터의 정전 용량의 변화(왼쪽)와 캐패시터 전극의 종횡비의 변화(오른쪽). 2009년의 정전 용량이 100%였다면 2012년에는 약 80%를 유지하다가 2014년에 50%로 크게 떨어졌습니다. 앞으로도 계속해서 떨어질 전망입니다.

 

고 유전율 재료의 커패시터로 1x 세대의 DRAM에 대응

 

캐패시터 전극의 형상에는 주로 실린더(컵) 형태와 필러(기둥) 형태가 있습니다. 실린더 방식은 높이에 비해 전극의 면적을 크게 확보할 수 있지만, 그 모양이 복잡해 절연막 품질을 높일 필요가 있습니다. 그렇지 않으면 절연막의 누설 전류가 문제가 됩니다. 이에 비해 기둥 형태는 모양은 단순하나 스크린 비율을 높여야만 합니다. 그래서 애칭과 증착 과정에서 어려움이 있습니다. 이를 해결하기 위해 기둥의 형성을 2단계로 분리해 스크린 비율을 향상시키는 방법이 등장했습니다. 

 

IEDM에선 기둥형 캐패시터의 스크린 비율을 완화하기 위해 imec가 유전율이 높은 재료로 샐 캐패시터를 만드는 방법을 발표했습니다. 재료는 티탄산 스트론튬(SrTiO3)과 루테늄(Ru) 전극의 조합입니다. 이 조합으로 금속/유전체/금속(MIN) 캐패시터를 만들었는데, 티탄산 스트론튬 막의 두께가 11mm인 경우 유전율이 118로 매우 높았습니다. 산화막 환산 막 두께는 0.4nm, 누설 전류는 0.1μA/제곱cm로 매우 낮습니다.

 

또한 DRAM 기술 노드와 셀 커패시터의 로드맵도 공개했습니다. 18nm 세대는 실린더 형태의 캐패시터를 사용합니다. 16nm 세대에서는 실린더와 기둥 두가지를 모두 씁니다. 정전 용량이 같을 때 기둥형은 가공 치수가 짧아 수율이 높습니다. 14nm 세대와 12nm 세대에서는 기둥형 캐패시터로 정전 용량의 저하를 최대한 억제합니다. 그러나 전체적으로는 정전 용량의 저하를 피하진 못합니다. 18nm 세대에서는 10fF인데 16nm 세대에서는 8fF, 14/12nm 세대에서는 6fF입니다.

 

DRAM 기술 노드와 셀 캐패시터의 로드맵

 

 

셀 캐패시터의 스크린 비율에 절연막 유전율과 두께가 미치는 영향. 가로축은 기술 노드. 세로축은 스크린 비율. 유전율이 40로 막 두께가 5.8nm인 절연막(실선)과, 비 유전율이 120으로 막 두께가 11nm인 절연막(점선0을 비교했습니다. 기둥형 캐패시터의 비율이 크게 줄어들었음을 알 수 있습니다. 

 

저장 용량의 확대 폭이 2배에서 1.5배로 줄어들 가능성

 

DRAM 대기업의 제조 공정은 현재 1Xnm가 양산, 1Ynm가 양산 시작, 1Znm가 개발 중입니다. 구체적으로 1Xnm 세대는 18nm 세대, 1Ynm 세대는 17nm 세대, 1Znm 세대는 16nm 세대라고 볼 수 있습니다. 각 세대마다 간격은 불과 1nm 밖에 안됩니다.

 

1Znm 세대 이후에 1알파(α)nm 세대, 그 다음이 1베타(β)nm 세대라는 이름을 쓰게 됩니다. 1Znm 세대까지의 간격이 그대로 지속된다고 가정하면 1β세대는 14nm 세대입니다. 4세대 동안 4nm 밖에 진행되지 않는다는 건, 과거의 DRAM 개발에선 차마 상상도 할 수 없었던 숫자입니다. 

 

이러한 사실을 통해 DRAM의 실리콘 다이에서 용량을 늘리는 주요 수단은 제조 공정 외에 다른 여러 기술적인 연구에 의한결과임을 알 수 있습니다. 그 수단이 수직 구조의 트랜지스터일지 초 고 유전율 절연막을 사용한 캐패시터일지는 알 수 없으나, 핵심 기술이 이미 나와 있다는 사실이 중요합니다. 핵심 기술을 양산 수준까지 개발한다면 DRAM의 대용량화가 계속 이어질 수 있기 때문입니다. 

 

앞으로 저장 용량의 확대 폭이 더욱 세분화된다는 시나리오도 있습니다. 1990년대까지 1세대 당 4배였던 저장 용량 확대 폭은 2000년대 이후 세대마다 2배가 됐습니다. 1Gbit 다음은 2Gbit, 그 다음은 4Gbit, 8Gbit, 16Gbit로 저장 용량이 확대해 왔습니다.

 

16Gbit에서 두 배는 힘들고 32Gbit 대신 24Gbit가 나올 가능성이 있습니다. DRAM 실리콘 다이 면적은 약 60제곱mm 이하를 기준으로 잡습니다(제조 비용 2달러 이하). 이 제한을 유지한다는 조건 하에 저장 용량을 대폭 늘리기란 어렵습니다.