CMOS 로직 기술 노드가 출시된 시기와 마이크로 컨트롤러(MCU)/SoC(System on a Chip)의 임베디드 플래시 메모리 기술 노드의 적용 시기 변화. CMOS 로직의 미세화 속도보다 임베디드 플래시 메모리의 미세화 속도가 느릅니다. 기술 노드의 차이가 지난 15년 동안 점점 더 벌어졌음을 알 수 있습니다. 대형 마이크로 컨트롤러 업체인 STMicroelectronics가 2017년 1월에 국제 학회 IEDM의 숏 코스에서 발표한 슬라이드에서 발췌.

마이크로 컨트롤러와 SoC에 들어가는 임베디드 플래시 메모리의 미세화, 고밀도화가 한계에 도달하려 합니다. 제조 기술의세대(기술 노드)로 표현하면 40nm 세대의 플래시 마이크로 컨트롤러에서 한계가 보이기 시작했습니다.

　

CMOS 로직의 미세화보다 마이크로 컨트롤러/SoC의 임베디드 플래시 메모리 미세화가 늦어지고, 그 지연은 점점 심해지고 있습니다. 

 

대형 마이크로 컨트롤러 제조사인 STMicroelectronics가 2017년 12월에 국제 학회 IEDM의 숏 코스에서 발표한 슬라이드에 따르면 CMOS 로직 기술 노드에 비해 플래시 기술 노드가 출시된 시가가 꽤 늦으며, 지난 15년 동안 그 지연이 점점 더 심해지고 있습니다. 

　

예를 들어 2000년에는 180nm 노드가 등장했습니다. 그때만 해도 임베디드 플래시의 상품화가 늦진 않았습니다. 1년 정도면 최신 기술을 썼습니다. 그러나 130~90nm 노드에서 소스 플래시는 CMOS 로직보다 3~4년 정도 늦게 상용화됐습니다.

 

CMOS 로직의 미세화가 더욱 진행되 65~40nm 노드에선 임베디드 플래시에 신형 기술을 도입하는데 7년이 걸립니다. 여기서부터 임베디드 플래시의 미세화 한계가 큰 문제로 여겨졌습니다. 28nm 세대에선 임베디드 플래시의 지연이 9년으로 길어졌습니다. 

 

그 다음인 16/14nm 세대에선 CMOS 로직 반도체가 대량 생산중이지만, 임베디드 플래시-플래시 마이크로 컨트롤러는 상품화 목표가 아예 잡혀있지 않게 됐습니다.

 

 

단체 플래시와 내장 플래시의 기본적인 차이

플래시 메모리의 고밀도화와 대용량화는 다른 반도체 메모리보다 크게 앞선 것처럼 보입니다. 그러나 이것은 독립형 플래시 메모리에 한정된 것입니다. 3D 낸드 플래시 기술로 전환하는 2013~2015년 사이에 독립된 낸드 플래시 메모리가 생산의 미세화를 견인했습니다. 2013~2014년 사이에 낸드 플래시 기술 노드는15nm 정도까지 도달했습니다. 　

 

그러나 마이크로 컨트롤러와 SoC에 들어가는 임베디드 플래시 메모리는 단독형 플래시 메모리와 디바이스 기술 자체가 근본적으로 다릅니다. 가장 큰 차이점은 임베디드 플래시 메모리는 'CMOS 로직 공정으로 생산'된다는 데 있습니다. CMOS 로직과 프로세스 호환성을 갖춰야 한다는 전제가 포함되면서, 플래시 메모리 셀 구조가 달라지게 됩니다.

 

그러다보니 독립된 플래시 메모리와 임베디드 플래시 메모리의 셀 구조에는 많은 변화가 생겨났습니다. 또 독자적인 구조의 메모리 셀은 개발하고 상품화하는 시간이 늘어나고 저장 밀도도 떨어지게 됐습니다. 

 

내장 플래시를 실현하는 2 개의 기억 기술

내장 플래시 메모리의 셀 구조는 크게 두가지가 있습니다. 하나는 플로팅 게이트 구조입니다. 주변과 전기적으로 절연된 게이트 전극(이 때문에 플로팅 게이트라고 부름)에 전하를 축적 저장용 트랜지스터의 게이트 전압을 바꿔 데이터를 저장합니다. 

 

다른 하나는 차지 트랩 구조입니다. 게이트 절연막 중에 일부러 결함을 형성시켜 전자를 결함 부위(포획 준위)에 주입합니다. 이러면 저장용 트랜지스터의 게이트 전압을 바꿔 데이터를 저장합니다.

 

플로팅 게이트 기술의 내장 플래시는 독립된 플래시 메모리 중에 양산이 검증된 NOR 플래시 메모리와 셀 구조가 비슷합니다. 기존 기술에서 발전된 형태이기에 개발 가능한 구조라 할 수 있습니다. 

 

또 CMOS 호환 플로팅 게이트 구조를 IP 제조사인 SST(Silicon Strage Technology)가 개발하고, 마이크로 컨트롤러 업체와 반도체 제조 파운드리 등에 허가하면서 보급이 이루어졌습니다.

 

차지 트랩 방식의 임베디드 플래시는 독립된 플래시 메모리 중 일부 업체를 제외하면 양산 실적이 별로 없습니다. 거기에 독자적인 기술 개발도 필요합니다. 따라서 플래시 마이크로 컨트롤러가 보급되기 시작한 1990년대 후반부터 지금까지는 플로팅게이트 구조의 메모리 셀을 생산하는 업체가 많았습니다. 

 

저장용 트랜지스터와 셀 선택 트랜지스터의 취급

내장 플래시 메모리의 셀 구조는 또 다른 중요한 변화가 있습니다. 저장용(데이터 쓰기/삭제 용) 트랜지스터와 셀 선택 용 (데이터 읽기 용) 트랜지스터의 실현 기술이 메모리 셀의 방식에 따라 달라진다는 것입니다. 

 

기억 밀도를 최우선한 메모리 셀 구조는 저장용 트랜지스터와 셀 선택 트랜지스터를 하나의 트랜지스터가 겸합니다. 1T 셀이라고도 합니다. 기억 밀도가 높아 용량도 큽니다. 

 

그러나 읽기 동작 쓰기 동작, 소거 동작 모두 같은 게이트 절연막에 스트레스를 주기에 장기 신뢰성(재기록 사이클과 데이터 저장 기간)에 제한이 생깁니다.

 

반대로 기억용 트랜지스터와 셀 선택 트랜지스터를 별도의 트랜지스터로 만든 메모리 셀 구조도 실용화됐습니다. 2T 셀이라고도 부릅니다. 셀 선택 트랜지스터는 CMOS 로직의 MOS 트랜지스터와 동일한 프로세스로 만들 수 있습니다.

　

이 셀 구조는 쓰기 동작과 삭제 작업 시 저장용 트랜지스터의 게이트 절연막에 스트레스를 주지만, 읽기 동작은 저장용 트랜지스터의 게이트 절연막에 스트레스를 거의 주지 않습니다. 저장 밀도는 낮아지지만 장기 신뢰성을 확보하기 쉽습니다.

 

또한 1개의 트랜지스터 중에서 게이트 전극을 분할해 셀 선택 용 게이트와 데이터 저장용 게이트를 별도로 설치한 메모리 셀 구조도 실용화되고 있습니다. 이 구조는 스플릿 게이트(SG)라 부르는데, 이를 사용한 메모리 셀 구조는 1.5T 셀이라 부르는 경우가 많습니다. 앞에서 이야기한 IP 제조사인 SST는 스플릿 게이트와 플로팅 게이트를 앞서 개발한 기업입니다. 

 

스플릿 게이트 구조는 기억 밀도가 2T 셀보다 높습니다. 그리고 게이트 절연막에 주어지는 스트레스는 1T 셀에 비해 작습니다(읽기 동작에서 스트레스가 적습니다). 비교적 큰 용량에서 장기 신뢰성을 확보하기 쉽습니다. 따라서 플래시 마이크로 컨트롤러는 1.5T 셀 소스 플래시가 주류를 이루고 있습니다.

 

1.5T 셀과 2T 셀의 예. Cypress Semiconductor가 개발한 1.5T 셀 기술 eCT(왼쪽)과 2T 셀 기술 SONOS(오른쪽)의 설명. 2017년 8월에 개최된 플래시 메모리 서밋에서 발표한 슬라이드. 

 

 

1T 셀과 1.5T 셀의 예. STMicroelectronics가 2017년 12월에 국제 학회 IEDM의 숏 코스에서 발표한 슬라이드.

 

내장 플래시의 미세화가 어려운 이유

이제 본론인 미세화로 돌아가 봅시다. 내장 플래시 메모리의 미세화가 어려운 이유는 몇 가지 있습니다. 근본적인 문제는 데이터의 쓰기와 삭제에 높은 전압이 필요하다는 데 있습니다. 높은 전기장을 반복해서 인가하면 게이트 절연막이 열화하게 됩니다

　

CMOS 로직 회로의 MOS FET에서는 미세화를 진행하면서 게이트 절연막과 게이트 전극을 얇게 합니다. 여기서 중요한 건 MOS FET의 이동 전압 미세화입니다. 공정 미세화 계수와 같은 정도는 아니어도 기본적으로는 전원 전압을 낮추고 있습니다. 그래서 극단적으로 높은 전계는 어렵습니다. 

　

그러나 플래시 메모리는 회로 로직과 같은 수준으로 게이트 절연막을 얇게 만들지 못합니다. 게이트 절연막을 얇게 해도 데이터 기록과 삭제에 필요한 전압은 별로 줄어들지 않습니다. 만약 게이트 절연막을 얇게 하면 높은 전계가 반복해서 주어지면서 열화가 생겨나고, 열화가 진행되면 축적된 전하가 게이트 절연막을 통과해 기판이나 게이트 전극까지 퍼지게 됩니다. 그러면 데이터 저장에 불량이 생기죠. 따라서 게이트 절연막을 너무 얇게 만들지 못합니다.

　

플로팅 게이트 구조의 경우 게이트 전극의 구조가 로직 MOS 트랜지스터와 다르다는 문제도 있습니다. 게이트 전극이 2층 구조이니 게이트 높이(두께)가 논리 게이트보다 길어집니다. 이 문제는 CMOS 로직이 미세화를 진행하면 진행할수록 심해집니다. 그리고 플로팅 게이트 구조가 메모리 셀의 미세화를 어렵게 합니다.

 

로직용 트랜지스터의 미세화로 게이트 높이가 줄어듭니다. 플로팅 게이트 구조의 셀 트랜지스터는 게이트 전극이 제어 게이트와 플로팅 게이트의 2층이기에 로직 트랜지스터와 동일하게 미세화하긴 어렵습니다. 이 도면에서는 40nm 세대 로직이 플로팅 게이트 구조 셀의 한계임을 시사하고 있습니다. 르네사스 테크놀로지가 2018년 5월 국제 학회 IMW의 숏 코스에서 발표한 슬라이드.

 

22nm 노드의 벽과 16 / 14nm 노드의 벽이 가로막다

내장 플래시 메모리의 미세화를 더욱 어렵게 하는 건 CMOS 로직의 28nm 공정과 16/14nm 공정에서 도입한 새로운 트랜지스터 기술입니다. CMOS 로직 트랜지스터가 28nm 이후 계속해서 새로운 기술을 도입하면서 임베디드 플래시 메모리의 미세화 한계를 40~28nm로 잡게 됐습니다. 

　

CMOS 로직이 28nm 공정에서 도입한 새로운 트랜지스터 기술은 HKMG(고유전율 절연막 및 금속 게이트) 공정입니다. 게이트 절연막 재료와 게이트 전극 재료를 변경하면 미세화에 따른 게이트 절연막 누설이 낮게 유지돼 트랜지스터 성능이 향상됩니다. 

　

실제로는 28nm 로직 기술 노드에서 기존의 다결정 실리콘 게이트 프로세스와 HKMG 프로세스가 섞여 있기에 28nm 세대에서도 HKMG 공정을 쓰지 않고 임베디드 플래시를 내장한 마이크로 컨트롤러와 SoC를 상품화할 수는 있습니다.

 

그러나 22nm 이후의 기술 노드에선 HKMG 프로세스를 전제로 둡니다. 따라서 HKMG 프로세스와의 호환성을 유지해야 합니다. 기술적인 방법으로는 22nm 세대의 FD-SOI 프로세스와 기존의 다결정 실리콘 게이트를 조합하는 것도 생각할 수 있으나 전망이 불투명합니다.

 

그리고 16/14nm 공정에서 트랜지스터의 모양이 크게 바뀌었습니다. 지느러미 모양의 채널을 도입한 FinFET입니다. 이것 때문에 내장 플래시의 미세화가 더욱 어려워졌습니다. 

 

 

65nm 세대에서 16/14nm 세대까지 임베디드 플래시의 진화

그러면 플래시 메모리의 미세화가 지금까지 어떻게 진화했고 앞으로는 어떤 가능성을 갖고 있을까요? 국제 학회에서 발표 한 연구 결과를 보고 트렌드를 확인해 봅시다.

 

처음은 65nm 세대부터 40nm 세대의 임베디드 플래시 메모리 기술이 있습니다다. 국제 학회에서는 2010~2018년에 여러 연구 성과가 발표됐습니다. 저장 기술은 플로팅 게이트 기술과 차지 트랩 중 플로팅 게이트가 더 많습니다. 트랜지스터 구조는 2T, 1.5T 1T 셀까지 다채롭지만 40nm 세대에선 1T 셀이 발표되지 않은 듯 합니다.

 

28nm 세대 이후의 임베디드 메모리 기술은 국제 학회에서 그리 많이 발표되지 않았습니다. 플로팅 게이트와 차지 트랩 기술이 모두 있지만 차지 트랩 쪽의 발표가 많습니다. 플로팅 게이트 기술이 안고 있는 높이의 미세화가 어렵다는 단점 때문일수도 있습니다. 트랜지스터 구조는 모든 스플릿 게이트 방식, 즉 1.5T 셀입니다.

 

미세화의 한계를 의미하는 메모리 셀 축소 둔화

내장 플래시 메모리 셀 기술은 미세화가 진행되면서 그 종류가 줄어들고 있습니다. 사실 이러한 경향은 65nm 세대가 아니라 110nm 세대에서 이미 시작됐습니다.

 

르네사스 테크놀로지는 2018년 5월에 국제 회의 IMW의 숏 코스에서 CMOS 로직이 110nm 세대에서 90nm, 55nm~65nm, 40nm 세대로 미세화할수록 마이크로 컴퓨터용 임베디드 플래시 메모리 셀 기술의 종류가 줄어든다는 슬라이드를 내놓은 적이 있습니다.

 

CMOS 로직의 제조 기술 세대와 대형 마이크로 업체가 채용한 임베디드 플래시 메모리 셀의 관계. 110nm 세대에서 40nm 세대로 미세화하면서 메모리 셀의 종류가 크게 감소하고 있습니다. 

또 CMOS 로직의 미세화가 진행되면서 여기에 내장된 플래시 메모리 셀의 면적이 상대적으로 커지는 분위기도 있습니다. 즉 CMOS 로직 기술이 새로운 세대로 진행되도 메모리 셀 면적은 그리 작아지지 않습니다. 

 

메모리 셀 면적과 기술 노드의 관계를 나타내는 대표적인 지표는 설계 공정(F)의 제곱과 메모리 셀 면적의 비율입니다. 예를 들어 메모리 셀 면적이 F의 2승 200배면 200F2로 표기합니다. 국제 학회에서 발표된 내장 메모리 셀의 면적과 제조 기술 공정의 관계를 보면 65nm 세대에선 임베디드 플래시 메모리의 셀 면적이 40F2 정도였습니다. 이게 40nm 세대에선 45F2로 늘었습니다.

 

그리고 28nm 세대에서는 메모리 셀 면적이 65F2, 22nm 세대에서는 74F2, 16/ 4nm 세대에서는 78F2로 대폭 늘었습니다. 설계 노드의 상대값이 포함된 메모리 셀 면적이 급격히 확대 중입니다. 

 

22nm 이후에서 차지 트랩 분할 게이트 구조가 유력

현재 22nm 세대 이후의 임베디드 플래시 기술로 국제 학회에서 발표되는 건 차지 트랩 기술을 사용한 1.5T 셀(스플릿 게이트) 기술 뿐입니다. 22nm 기술로 Cypress Semiconductor, 16/14nm 기술은 르네사스 테크놀로지가 임베디드 플래시 기술을 발표했습니다. 특히 FinFET의 논리 프로세스를 지원하는 임베디드 플래시 기술은 르네사스가 발표한 차지 트랩 구조의 임베디드  플래시 메모리 기술인 SG-MONOS 뿐입니다.

 

16/14nm 세대 로직 FinFET의 구조(오른쪽)과 해당 소스 플래시 메모리 셀의 구조(왼쪽). 두 트랜지스터의 게이트 전극 높이가 같아 CMOS 로직 호환성이 유지됩니다.

 

르네사스 외에 다른 회사들은 MRAM과 임베디드 ReRAM을 유력한 후보로 삼고 있습니다. 여기에 대해선 다음 글에서 소개합니다.