IEEE IEDM 컨퍼런스에서 TSMC가 발표한 내용입니다.

 

TSMC의 5nm 공정은 N5와 N5P의 두 가지 버전이 있습니다. N5는 N7 7nm에 비해 성능이 15% 오르고 전력 사용량은 30% 줄어듭니다. N5P는 성능이 7% 오르고 전력 사용량은 15% 줄어듭니다. 

 

TSMC의 5nm 공정은 5세대 FinFET와 EUV를 사용하며, 사용하는 층도 10개 이상으로 늘립니다. 트랜지스터 밀도는 84% 향상됩니다. 7nm의 1제곱mm당 트랜지스터 수는 9627만개였는데 5nm는 1.1771억개로 늘어납니다.

 

 

현재 5nm 공정은 테스트 단계이나, 수율이 80%에 도달했으며 최고 90%까지 올라갔다고 합니다. 하지만 테스트 칩의 구조는 간단하며, 실제로 사용하는 복잡한 구조의 칩에서는 이만큼 간단하진 않을 겁니다. 

 

TSMC 5nm 공정의 테스트 칩은 두 가지가 있습니다. 256Mb SRAM은 25000제곱nm의 고전류 버전과 21000제곱mm의 고밀도 버전이 있습니다. 고밀도 버전의 크기는 총 5.376제곱mm로 작습니다. 

 

두번째 테스트 칩은 SRAM에 CPU/GPU 로직 유닛, IO 유닛을 합친 것입니다. 각 면적의 비율은 30%, 60%, 10%이며 전체 면적은 17.92제곱mm입니다. 

 

 

한 장의 300mm 웨이퍼에서는 3252개의 칩을 만들어내는데 수율이 80%입니다. 완전한 칩이 2602개라고 치면 결함율은 1제곱cm당 1.271이 됩니다. 

 

 

지금의 고성능 칩은 면적이 아주 큽니다. 기린 990 5G는 113.31제곱mm입니다. 100제곱mm의 칩을 만든다고 가정하면 위 불량율대로 계산했을 때 수율이 32%가 됩니다. 아직 테스트 단계니까 여기서 더 높여나가야 합니다. 

 

AMD 젠2의 8코어 다이는 10.35x7.37=76.28제곱mm니까 수율이 41%가 돕니다.

 

 

TSMC는 5nm 공정에서 CPU와 GPU의 전압과 클럭 사이의 관계도 발표했습니다. CPU는 0.7V에서 1.5GHz, 1.2V에서 3.25GHz가 나옵니다. GPU는 0.65V에서 0.66GHz, 1.2V에서 1.43GHz가 나옵니다. 앞으로 더 올라갈 여지가 있습니다.

 

TSMC는 2020년 상반기에 5nm 공정의 대규모 양산을 시작할 예정입니다. 

 

 

PAM-4를 지원하는 I/O 데모입니다. 다른 공정에서 112Gb/s의 트랜스미터를 실현했습니다. 에너지 효율은 0.76pJ/비트였습니다. 대역폭을 더 넓히면 130Gb/s에 1비트당 효율은 0.96pJ가 됩니다.

 

 

EUV를 사용하면서 마스크 수가 크게 줄었습니다. 28nm에서 30~40개의 마스크를 썼다가 14/10nm에서 70개 이상으로 늘었으며, 최첨단 공정은 100개 이상의 마스크를 사용합니다. TSMC는 10개 이상의 레이어에 EUV를 널리 사용하면 마스크 수를 줄일 수 있다고 설명합니다. 

 

EUV의 장점은 4개나 5개의 단계를 하나의 EUV로 대체할 수 있다는 겁니다. 하지만 1개의 EUV 마스크를 만드는 데 걸리는 시간이 훨씬 더 깁니다. 1시간에 175장의 웨이퍼가 나오거든요. EUV를 쓰지 않는 경우 1시간에 300개 웨이퍼를 처리합니다. 따라서 EUV를 써서 마스크 수를 줄여도, EUV 공정 자체가 시간이 많이 걸리니 큰 이득은 아닙니다.

 

 

16FFC 공정에 60개의 마스크를 썼다고 가정하면 10FF 프로세스는 80~85개, 7fF는 90~95개의 마스크가 필요합니다. 5FF와 EUV를 쓰면 110+에 EUV가 없었던 시절에 비해 75~80개 수준으로 줄어듭니다. 이건 충분한 EUV 기계가 있다고 가정했을대의 이야기입니다. ASML은 현재 주문량을 제대로 채우지 못하며, 2020년에 추가로 생산할 계획입니다.