10nm 공정으로 미세화 리더십을 회복

 

인텔 프로세스 기술이 4년만에 크게 진화합니다. 인텔은 올해 하반기에 양산될 예정인 10nm 프로세스의 개요를 발표했습니다. 내년엔 본격적인 양산으로 전환할 계획입니다.

 

인텔은 지금까지 2년 간격으로 새로운 세대의 프로세스를 도입해 양산해 왔습니다. 현재 세대인 14nm 공정 양산은 2014년 ~ 2015년에 시작됐습니다. 그 이전의 22nm 공정은 2012년, 그보다 더 전인 32nm 공정은 2010년, 더 전인 45nm 공정은 2008년에 양산됐습니다.

 

2008년 45nm 공정부터 2012년 22nm 공정까지 매우 순조롭게 미세화가 진행됐다고 할 수 있습니다. "2년 간격으로 트랜지스터 밀도를 2배로 늘리겠다'는 무어의 법칙을 확실하게 어필할 수 있었습니다.

 

그러나 14nm 프로세스부터 변화가 생겼습니다. 14nm 프로세스의 양산이 2014년 후반으로 미뤄지면서 22nm 프로세스와의 간격은 2년 반이 됐습니다. 또한 10nm 프로세스에 이르러서는 2016년에는 아무런 구체적인 발표가 없었습니다.

 

반도체 공정 기술의 저명한 국제 학회인 IEDM, VLSI 심포지엄, IDF에서 인텔 프로세스 개발을 걱정하는 목소리가 나오기 시작했습니다. 이와 대조적으로 파운드리 업체들이 10nm 프로세스, 심지어 7nm 공정의 개요를 국제 학회에서 발표했던 것도 불안을 부채질한 이유이기도 합니다.

 

이러한 불안을 잠재우고 인텔이 프로세스 개발의 리더십을 여전히 붙잡고 있음을 어필한 것이 3월 28일에 미국 캘리포니아주 샌프란시스코에서 개최한 제조 기술 관련 이벤트 Intel Technology and Manufacturing Day 입니다.

 

이 행사에서 기조 연설을 맡은 수석 부사장 Stacy Smith는 "인텔은 무어의 법칙을 계속 이끌어 나가고 있다"고 공식 성명서에 밝혔습니다. 또한 경쟁 파운드리 업체에 비교해도 공정 개발이 14nm 프로세스의 시점에서 3년 정도 앞섰다고 주장하며, 10nm 프로세스에서는 그 격차를 더욱 확대하겠다고 선언했습니다.

 

 

무어의 법칙은 죽지 않는다는 것을 어필. 트랜지스터의 제조 비용은 10nm 프로세스에서도 기존 추세대로 줄어들 것이라고 합니다.

 

 

논리 회로의 실리콘 다이 면적에 비교하면 인텔의 14nm 공정은 경쟁사의 실리콘 파운드리보다 3년 정도 앞섰다고 주장합니다.

 

 

초 미세화. 하이퍼 스케일링이 무어의 법칙을 유지

 

Intel Technology and Manufacturing Day 이벤트에서 인텔은 하이퍼 스케일링(Hyper Scaling)이라는 키워드를 내세웠습니다. 하이퍼 스케일링은 기존의 미세화(스케일링)를 넘어서는 트랜지스터 밀도 증가를 의미합니다. 인텔은 14nm 공정과 10nm에서 하이퍼 스케일링을 실현했다고 어필합니다. 

 

 

스케일링을 넘어선 스케일링. 하이퍼 스케일링을 14nm와 10nm 공정에서 실현

 

14nm 프로세스 기술 개요를 인텔이 발표한 건 2014년 후반의 일입니다. 그 때는 하이퍼 스케일링이란 표현은 쓰지 않았습니다. Intel Developer Forum (IDF 2014)와 IEDM 2014에선 '14nm 프로세스에서도 22nm 공정까지 미세화 추세를 유지했다"는 표현에 그쳤습니다.

 

 

2014 년 Intel Developer Forum (IDF 2014)에서 Mark Bohr(당시 직책은 로직 기술 개발 부문의 시니어 펠로우)가 14nm 프로세스 기술 개요를 강연한 슬라이드의 일부. 논리 회로 면적(게이트 피치 × 금속 배선 피치)가 지금까지의 각 세대마다 0.53 배로 좁혀졌습니다.

 

그러나 IDF 2014의 강연 슬라이드를 자세히 보면 14nm 프로세스에서 빨라진 것처럼 보이는 값이 있습니다. 예를 들면 트랜지스터 1개당의 단위 면적(평방 mm)이 있습니다. 130nm 공정에서 22nm 공정까지 로그 스케일로 직선을 따라 감소했으나, 22nm 프로세스를 기점으로 14nm 공정을 향해 감소가 더욱 빨라졌습니다. 즉 트랜지스터 밀도 향상 속도가 더 높아진 것처럼 보입니다.

 

 

IDF 2014에서 Mark Bohr가 강연한 슬라이드의 일부. 중앙의 그래프가 프로세스 세대마다 트랜지스터 면적(제곱mm/트랜지스터)입니다. 130nm 공정에서 22nm 공정까지 직선을 그리며 줄어들다가 22nm 공정에서 14nm 공정으로 가면서 직선의 기울기가 더 커졌습니다.

 

이것이 바로 '지금까지의 추세를 넘어서는 미세화. 하이퍼 스케일링'을 14nm 공정과 10nm 공정에서 실현해 무어의 법칙, 즉 2년마다 트랜지스터 수가 2배 증가함을 유지한다는 게 Intel Technology and Manufacturing Day에서 인텔의 가장 중요한 메세지라고 할 수 있습니다.

 

좀 더 쉽게 말하면 프로세스의 세대 교체에 걸리는 시간이 늘어난 만큼 미세화를 빠르게 함으로서 상쇄한다는 것으로, 인텔은 여전히 2년마다 2배라는 속도를 유지하고 있습니다. 22nm 프로세스까지 거의 2년 꼴로 새로운 세대의 프로세스에 의한 양산을 시작했지만, 14nm 프로세스에서는 2년 반, 10nm 프로세스에서는 4년에 가까운 개발 기간을 필요로 하고 있습니다. 개발 기간이 늘어난 만큼 14nm 프로세스에서는 트랜지스터(엄밀하게는 트랜지스터의 밀도)를 2.5배, 10nm 프로세스에서는 2.7배로 늘림으로써 장기적으로는 트랜지스터 수가 2년마다 두배가 되는 것입니다.

 

 

45nm 공정에서 10nm 공정까지 트랜지스터(제곱mm)의 변화. 가로축은 대량 생산(HVM : High Volume Manufacturing)의 시작 년도. Intel Technology and Manufacturing Day에서 Mark Bohr(시니어 펠로우, Technology and Manufacturing Group)가 제시 한 슬라이드

 

 

공정 기술의 각 세대마다 트랜지스터의 변화율. 

 

 

이번 이벤트에서 인텔은 로직 트랜지스터의 정의를 밝혔습니다. NAND 셀을 0.6, 스캔 플립 플롭 셀을 0.4의 비율로 배치한 논리 회로를 가정했습니다.

 

 

자기 정합 멀티 패턴이 하이퍼 스케일의 핵심

 

개발 기간이 늘어난 만큼 미세화를 더 늘린다는 건 무어의 법칙을 유지하기 위해 맞춰낸 듯 합니다. 하지만 그건 아닙니다. 왜냐면 하이퍼 스케일링에 도달하기 위한 기술은 어떻게 조절해서 개발할 수 있는 게 아니기 때문입니다. 오히려 매우 어렵다고 할 수 있습니다. 10nm 공정까지 무어의 법칙을 유지한다는 건 굉장한 일입니다.

 

14nm 공정과 10nm 프로세스에서 하이퍼 스케일링을 실현하는 핵심은 금속 배선 (상호) 리소그래피 (패턴 형성)에 자기 정합형 멀티 패턴 (SAMP : Self Aligned Muti-Patterning) 기술을 채용한 것으로. SAMP 없이 하이퍼 스케일링은 불가능한 일이라고 인텔은 설명합니다.

 

인텔은 45nm 프로세스 리소그래피에 멀티 패터닝 기술을 채용했습니다. 플라나형 트랜지스터의 게이트 형성에 ArF 드라이 노광 더블 패터닝을 썼습니다. 32nm 공정에서 플라나형 트랜지스터의 게이트 형성에 ArF 액침 노광 더블 패터닝을 채택했습니다. 그리고 인텔은 22nm 프로세스에서 FinFET을 도입해 핀 가공에 ArF 액침 노광 더블 패터닝을 사용했습니다. 그러나 22nm 공정까지 배선 공정에 더블 패터닝은 채용하지 않고 싱글 패터닝으로 어떻게든 견뎌왔습니다.

 

14nm 공정은 FinFET의 핀의 가공 및 게이트 가공, 그리고 최소 피치의 배선 가공에 ArF 액침 더블 패터닝을 채택했습니다. 더블 패터닝에 의해 배선 피치가 크게 좁아져 22nm 공정까지 보다 미세화를 실현할 수 있었습니다.

 

 

14nm 프로세스의 하이퍼 스케일링. Intel Technology and Manufacturing Day에서 Ruth Brain(Technology and Manufacturing Group의 펠로우)가 제시한 슬라이드

 

더블 패터닝 기술은 이론적으로 최소 가공 치수를 절반(40nm 피치)으로 낮췄습니다. 실현 수단은 크게 나눠 두 종류가 있습니다. 자기 정합형 더블 패터닝 (SADP : Self-Aligned Double Patterning) 기술과 피치 분할(LELE : Litho-Etch-Litho-Etch) 기술입니다.

 

SADP는 평행한 직선(라인 & 공간)의 패턴 가공에 한정된다는 제약이 있지만 노출이 한번으로 끝나 정렬 오차 관리가 덜 까다롭다는 장점이 있습니다. LELE은 노출이 두번 필요해 정렬 오차를 최소한으로 줄여야 한다는 단점이 있지만 가공 패턴의 제약이 크지 않습니다.

 

인텔은 SADP를 채택했습니다. 핀 게이트 배선에 라인 & 스페이스 패턴을 썼는데 SADP가 LELE에 비해 제조 비용의 증가를 줄일 수 있어서 사용한 것이라 보입니다.

 

그리고 10nm 프로세스에선 쿼드 달러 풀 패터닝을 채택했습니다. 쿼터 달러 풀 패터닝 기술은 이론적으로 최소 가공 치수를 1/4(20nm 피치)로 줄였습니다. 이 기술도 더블 패터닝과 마찬가지로 자기 정합형과 피치 분할형이 있습니다. 인텔이 사용한 건 자기 정합형 SAQP (Self-Aligned Quadruple Patterning) 기술입니다. SAQP는 단 한번의 노출로 끝나는 반면, 피치 분할 쿼터 달러풀 패터닝은 4번 노출을 해야 합니다. 이 차니는 처리량과 수율에 영향을 줍니다. SAQP도 SADP와 같은 제약이 있으니 처리량과 수율은 피치 분할보다 높습니다. 즉 멀티 패터닝을 해도 비용 증가가 적습니다.

 

 

10nm 프로세스의 하이퍼 스케일링(일부). 10nm 프로세스에서 처음 SAQP (Self-Aligned Quadruple Patterning) 기술을 리소그래피에 채용했습니다. Kaizad R. Mistry(기업 부사장, Technology and Manufacturing Group)가 제시한 슬라이드.

 

10nm 프로세스에서 SAQP을 도입한 부분은 FinFET의 핀 가공 및 배선 가공(최소 피치 층)입니다. 핀 피치는 34nm에서 14nm 프로세스의 0.81배에 배선 피치(2층 메탈 배선 피치라고 보임)는 36nm로 14nm 프로세스의 0.69배로 줄었습니다. FinFET의 게이트 가공은 14nm 공정과 마찬가지로 SADP(더블 패터닝)을 채용한 것으로 보입니다. 게이트 피치는 54nm에서 14nm 프로세스의 0.78배로 좁혀졌습니다.

 

 

FinFET의 핀 단면을 전자 현미경으로 관찰한 이미지. 22nm 프로세스의 핀 피치는 60nm, 핀의 높이는 34nm. 14nm 프로세스의 핀 피치는 42nm, 핀의 높이는 42nm입니다. 그리고 10nm 프로세스에서는 핀 피치를 34nm로 축소하고 핀의 높이를 53nm로 올렸습니다. 14nm 공정에 비해 핀 피치는 0.81배, 핀 높이는 1.26배가 됐습니다.

 

 

10nm 프로세스의 논리 면적을 줄여줄 두 가지 핵심 기술

 

이미 설명한대로 10nm 프로세스에선 단위 면적당 트랜지스터 수가 14nm 프로세스의 2.7배로 늘어났습니다. 또한 논리 회로의 면적은 14nm 프로세스의 0.37배로 작아졌습니다. 이러한 급격한 미세화를 실현한 핵심 기술에는 더미 게이트의 감소와 활성 영역의 게이트 연락처 형성(COAG : Contact Over Active Gate)이 있습니다.

 

 

논리 회로 면적의 변화. 32nm 공정과 22nm 프로세스는 이전 세대의 0.4X였으나 14nm 공정과 10nm는 기존의 0.37배로 더 작아졌습니다.

 

 

10nm 프로세스의 하이퍼 스케일. 10nm 프로세스에서는 더미 게이트의 감소와 활성 영역의 게이트 연락처 형성이 트랜지스터 밀도의 증가와 로직 셀 면적의 감소에 기여했습니다.

 

더미 게이트는 인접한 로직 셀을 전기적으로 분리하기 위해 설치합니다. 로직 셀의 양쪽에 1개씩 넣는 게 기존의 레이아웃입니다. 10nm 프로세스에서는 더미 게이트 로직 셀 경계 영역에 배치해 로직 셀의 면적을 줄였습니다.

 

게이트 어드레스는 기존 활성 영역의 외부에 배치했습니다. 활성 영역의 트랜지스터에 영향을 피하기 위해서입니다. 10nm 프로세스에서는 활성 영역에 게이트 어드레스를 넣어 로직 회로 면적을 10% 가량 줄일 수 있었다고 합니다.

 

 

기존 14nm 공정 더블 더미 게이트(왼쪽)와 10nm 공정의 싱글 더미 게이트(오른쪽).

 

 

게이트 어드레스의 위치. 왼쪽이 기존의 레이아웃. 활성 영역의 바깥쪽에 있습니. 그만큼 논리 회로의 면적이 커집니다. 오른쪽은 10nm 공정의 레이아웃입니다. 활성 영역의 내부에 게이트 어드레스를 넣었습니다.

 

 

마이크로 프로세서의 실리콘 다이 면적 변화. 45nm 공정의 프로세서를 100제곱mm로 가정하여 규격화한 것입니다. 32nm 공정과 22nm 프로세스에서는 0.62배로 작아졌습니다. 14nm 프로세스에서는 0.46배와 소형화 속도가 늘어나며 10nm 프로세스에서는 0.43배와 이전 세대에 대한 축소 속도가 더욱 빨라졌습니다.

 

10nm 프로세스에서도 14nm 프로세스와 마찬가지로 CPU 로직뿐만 아니라 SoC (System on a Chip) 및 FPGA 등의 전개를 예정하고 있습니다. 용도에 따라 구분을 상정한 SRAM 셀의 셀 면적도 3개 발표했습니다.

 

 

SRAM 셀의 미세화 추세.

 

 

14nm 공정과 10nm 프로세스에서 SRAM 셀의 크기를 비교. 14nm 공정의 SRAM 셀 면적은 인텔이 2015년 6월에 국제 학회 VLSI 심포지엄에서 발표 한 수치입니다. 10nm 공정의 SRAM 셀 면적은 이번 행사에서 Kaizad R. Mistry가 보여준 슬라이드에서 뽑아낸 값입니다.