굴곡을 포함한 회로 패턴 가공에 EUV 리소그래피를 도입한 효과. 위는 EUV 리소그래피의 가공 패턴. 아래는 ArF 액침 리소그래피와 멀티 패터닝을 조합했을 때의 가공 패턴. EUV 리소그래피는 굴곡진 부분이 명확하며 해상력이 높음을 알 수 있습니다. 다만 축척이 얼마인지는 안 나와 있네요.
삼성전자는 미세 가공에 EUV (Extreme Ultra-Violet) 리소그래피를 채용한 7nm 세대의 FinFET 기술을 개발하고, 그 개요를 국제 학회 VLSI 기술 심포지엄에서 6월 7일에 발표했습니다.
삼성전자는 예전부터 7nm 세대의 로직 양산에 EUV 리소그래피 기술을 도입한다고 밝혀 왔습니다. 그리고 2017년 2월에 미국 샌프란시스코에서 개최된 국제 학회 ISSCC 2017서 EUV 리소그래피를 미세 가공한 7nm 세대의 SRAM 실리콘 다이를 발표했습니다. 그러나 ISSCC는 회로 기술의 국제 학회라서 트랜지스터 기술과 메모리 셀 기술 등에 대해서는 밝히지 않았습니다. 그건 이번 VLSI에서야 알 수 있게 됐네요.
EUV 리소그래피의 도입으로 마스크 수를 3/4 이하로 감소
7nm 세대의 양산은 2018년 이후가 될 전망입니. 2016년 말에 양산을 시작한 10nm 세대처럼 ArF 액침 리소그래피의 멀티 패터닝 기술을 7nm 세대에 적용하면 회로 패턴 형성용 마스크의 매수는 10nm 세대에 비해 20% 늘어납니다. 또 굴곡진 복잡한 패턴의 형성이 매우 어려워집니다.
그래서 7nm 세대에 부분적으로 EUV 리소그래피를 도입하면 마스크의 수는 10nm 세대보다 20% 줄어들어, 7nm 세대의 미세 가공을 ArF 액침 멀티 패턴만으로 충당한 경우보다 마스크 수가 25% 감소합니다. 또한 굴곡진 복잡한 패턴을 상당히 명확하게 형성 할 수 있게 됩니다.
10nm 세대의 ArF 액침 리소그래피를 기준으로 한 7nm 세대의 마스크 단계 변화(상대 값). 7nm 세대에서는 EUV 리소그래피를 도입해 마스크 수가 줄어듭니다.
MOL 층과 최소 피치 금속 배선층에 EUV 리소그래피를 적용
EUV 리소그래피를 적용한 트랜지스터(FinFET)와 금속 배선을 연결한 MOL (Middle-Of-Line) 층이 최소 피치의 금속 배선층입니다. 그러나 MOL의 가공 치수 및 금속 배선의 최소 피치 같은 수치는 발표하지 않았습니다.
FinFET은 삼성이 4세대라 부르는 Fin을 채용합니다. 조금 이상한 점은 핀의 두께가 n 채널 MOSFET는 두껍고, p 채널 MOSFET는 얇다는 것. 이것은 드레인 전압의 증가에 의해 게이트 전압이 떨어지는 DIBL(Drain-Induced Barrier Lowering)을 억제하기 위해서입니다.
트랜지스터의 게이트 전압은 최소 3종류가 있습니다. 게이트 전압이 높은 쪽부터 RVT (Regular Voltage Threshold), LVT (Low Voltage Threshold) SLVT (Super Low Voltage Threshold)로 구별합니다.
7nm FinFET 기술과 10nm FinFET 기술 개요.
FinFET의 핀 부분의 단면을 전자 현미경으로 관찰 한 사진. 왼쪽이 n 채널 MOSFET, 오른쪽이 p 채널 MOSFET. 핀의 두께 차이를 알수 있습니다. 오른쪽이 더 얇네요. 이것도 축척은 없습니다.
7nm 세대의 FinFET에 의해 구성된 CMOS 로직의 성능 향상은 다음과 같습니다. 소비 전력이 같을 경우 속도는 7nm 세대가 20% 가량 높아져 클럭이 같다면 7nm에서 소비 전력이 35% 정도 줄어듭니다.
CMOS 로직의 성능 향상. 세로축이 전력의 상대 값, 가로축이 속도의 상대 값.
저장 용량 256Mbit의 SRAM 실리콘 다이를 시작
올해 2월 ISSCC에서 삼성은 8Mbit의 SRAM 테스트 칩을 전시했습니다. 이번 강연에선 256Mbit의 SRAM 실리콘 다이 사진을 보여주었습니다. 다이 사진을 보면 64Mbit의 서브 어레이 4개를 2행 2열로 배치했습니다. 실리콘 다이의 형상은 사각형에 상당히 가깝습니다. 실리콘 다이 크기는 발표하지 않았습니다.
SRAM 메모리 셀은 고밀도(HD)형 셀과 고전류(HC)형 셀의 2종류를 개발했습니다. 메모리 셀의 크기는 공개하지 않았습니다. HD 형 메모리 셀의 정적 노이즈 마진 SNM은 전원 전압 0.5V일 때 100mV를 확보했습니다.
또한 HD 형 메모리 셀의 SRAM에 주변 회로와 메모리 셀의 전원 전압을 어디까지 낮출 수 있는지 검증한 결과, 주변 회로가 0.6V 메모리 셀 어레이가 0.55V까지 동작하는 것을 확인했습니다. 전체적으로는 0.7V의 전원 전압을 주면 안전하게 작동할 것으로 보입니다.
고밀도 (HD) 형 SRAM 셀의 그래프
주변 회로의 전원 전압 (세로축)과 메모리 셀의 전원 전압 (가로축)에 대한 그래프. 녹색이 작동. 빨간색이 오작동을 의미합니다.
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