SK 하이닉스의 IEEE IRPS 기조 연설입니다. 쓸데없는건 다 치우고 영양가 있는 부분만 복붙합니다.
DRAM 분야에서는 먼저 패터닝 한계 극복을 위해 EUV(Extreme Ultra Violet, 극자외선 노광장비)를 도입하고 안정적인 EUV 패터닝을 위한 소재 및 감광액(Photoresist) 개발, 불량 관리 등 생산성 향상에 만전을 기하고 있다. 또한 셀 용량(Cs, Cell Capacitance)을 확보하기 위해, 유전체 두께 미세화, 높은 유전율의 새로운 소재 개발, 그리고 셀 구조의 혁신을 꾀하고 있다. 아울러 저저항 배선 기술을 확보하기 위해 차세대 전극/절연 물질을 모색하며, 새로운 공정을 도입하고 있다. 아울러 차량용 반도체처럼 고도의 신뢰성이 요구되는 응용처에는 소프트 에러(Soft Error)5)에 대한 내성을 높이기 위해 최적화된 공정 기술을 적용해 이를 극복하고 있다.
NAND 분야에서는 업계가 요구하는 고용량 기술을 실현하기 위해 높은 A/R(Aspect Ratio, 종횡비)을 구현할 수 있는 Etching(식각)기술 확보에 집중하고 있다. 또한, 전하를 효율적으로 저장하고 필요할 때 내보낼 수 있는 셀의 특성을 더 향상하기 위해 ALD(Atomic Layer Deposition)6) 기술을 도입하는 한편, 유전체 물질 혁신을 통해 전하를 일정량 이상 균일하게 유지하는 기술도 개발 중이다. Film Stress7) 문제 해결을 위해 박막(Film)에 가해지는 기계적인 스트레스 레벨을 관리하는 동시에 Cell Oxide/Nitride(ON)8) 물질 최적화도 진행하고 있다. 이에 더해 한정된 높이에 더 많은 Cell을 적층하면서 발생하는 Cell 간의 간섭 현상과 전하 손실(Charge Loss)을 개선하기 위해 isolated-CTN9)구조를 개발해 신뢰성을 높이고 있다.
이 CEO는 “DRAM과 NAND 각 분야에서 기술 진화를 위해 물질과 설계 구조를 개선하고 있으며, 신뢰성 문제도 차근차근 해결해가고 있다”며 “이를 바탕으로 성공적인 플랫폼 혁신이 이뤄진다면, 향후 DRAM 10나노미터(nm) 이하 공정 진입, NAND 600단 이상 적층도 가능하다”고 말했다.
핵심은 마지막 문단입니다. 10nm DRAM, 600단 적층 낸드.