인텔 7nm는 TSMC 3nm 수준의 트랜지스터 밀도를 달성

조회 수 2949 댓글 24

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참고/링크	https://twitter.com/IanCutress/status/1375053390661705729

각 제조 공정 별 트랜지스터 밀도입니다. 1제곱mm당 얼마나 많은 트랜지스터가 탑재되는지를 나타낸 숫자입니다.

TSMC 16nm 28.2

TSMC 10nm 52.5

TSMC N7 is 91

TSMC N5 is ~171

TSMC N3 is ~290

Intel 14nm 37.5

Intel 10nm 101

Intel 7nm ~200-250

이대로라면 인텔의 7nm 공정은 TSMC N3와 비교할 수준이 될 것 같네요.

인텔의 첫 7nm 공정 프로세서는 메테오 레이크, 올해 2분기에 테이프 인 단계에 들어섭니다.

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Comments '24'

슬렌네터 Human is just the biological boot loader for A.I. 2021.03.27 03:01

메테오 레이크가 희망이군요
류오동 컴알못입니다. 2021.03.27 03:22

기존까지 알려져 있는 정보랑 다른 점이 꽤 많군요.

N7 HD의 경우 대략 96, N5는 185 정도 아니었던가요?

인텔 14를 37.5MTr로 표기하는거 보니 14++ 기준인 거 같군요.(고밀도 노드인 14+은 44.7 가량)
류오동 컴알못입니다. 2021.03.27 03:24

그리고 TSMC의 N3급의 밀도를 가지려면 (지금 10nm를 이 짝으로 만든 원흉 중 하나인) 세대당 2배 초과를 강행하는 하이퍼스케일링 정책을 그대로 고수한다는 전제 하라서.... 좀 글쎄올시다네요.
?
webos115 2021.03.27 07:01

원래 하이퍼스케일링 목표면 7나노에서는 밀도 3배라서 300MTr이여야하는데 원래 목표보단 후퇴한게 맞긴한데...
저도 7나노는 2배라고 알고있었는데 전에 겔 싱어가 말한 패터닝을 단순화해서 EUV 적용을 쉽게 했다는데 그거땜에 실제 적용치가 올랐을지도 모릅니다
?
webos115 2021.03.27 07:02

그러보고니 14나노 막 테이프아웃때만해도 10나노에서 양자우물 적용해서 0.xV대 전압구동 실현한다는데 10나노는 글렀고 언제쯤 되려나요. 이거땜에 무리하게 FIVR과 AVX 적용한 감도 있긴하던데
?
늘보 2021.03.27 07:29

양자우물은 GAA나 MBCFET 얘기를 하시는거 같은데 10나노에서 적용될 기술도 아니고 FIVR, AVX랑은 크게 관련없어보이네요
?
포인트 팡팡! 2021.03.27 07:29

늘보님 축하합니다.
팡팡!에 당첨되어 10포인트를 보너스로 받으셨습니다.

수정 삭제
?
webos115 2021.03.27 08:05

https://gigglehd.com/zbxe/12780026
GAA나 MBCFET과는 다른 이야기구요. 만약 트랜지스터 구동전압 한계가 낮아지면 기존 보드 전원부로는 전압공급이 힘들어지니 인텔이 FIVR을 준비하고 있다는 이야기는 들었습니다
?
늘보 2021.03.28 03:33

3-5족 베이스의 Si 대체물질 응용인가보군요. 아직 3-5족 반도체의 로직 쪽 적용은 시간이 많이 필요합니다.
특히 3-5족의 로직적용은 GAA나 MBCFET이후 또는 비슷한 시기적용이 더 적합한거 같네요
FIVR이 전압과 전력 컨트롤 시스템이라면 저런 양자기술과 특별히 관련있다기 보다 발열과 스로틀링, 소비전력 관리를 위해 적용검토한다고 보시는게 더 적합할거 같아요.
?
quapronuet 2021.03.27 09:31

사실 뭐 10nm가 캐논 기준으로 18년, 아이스 기준으로 19년에 나왔는데 7nm 제품이 23년에 나오면 못해도 4년 텀인셈이라 하이퍼스케일링이 안되도 노답이긴 하죠.
?
skymont 2021.03.27 11:48

하이퍼 스케일링이란 정확히 세대당 밀도를 2배를 초과 하는 정책입니다.
(예: 브로드웹 밀도 약2.4배, 인텔 10나노 공정 2.7배)

2배 이상이라는 표현은 오해가 소지가 있어 보입니다.
류오동 컴알못입니다. 2021.03.27 20:28

수정하겠슴다.
류오동 컴알못입니다. 2021.03.27 03:42

https://www.techpowerup.com/255338/intel-switches-gears-to-7nm-post-10nm-first-node-live-in-2021

보니까 UHP, 즉 10nm ESF의 밀도는 N7 HPC나 8LPP랑 맞다이치는 수준인가보네요.
cowper 2021.03.27 08:58

근데 2분기에 나오긴 나오겠죠..... 살수있을만큼 나오겠죠?
군필여고생쟝- 2021.03.27 09:29

밀도만 중요한게 아니라....첨예도에서 오는 전력효율/반응시간도 중요한데 그걸 언급하지 않는 걸 보니 그부분은 안좋나보군요
?
quapronuet 2021.03.27 09:33

그 부분은 애초에 지금 있는 공정들도 비교할 기준이 없어요.
삼성 7nm/5nm 공정이 전력 효율 개판인걸 공식적 발표 내용 어디에서도 확인할 수가 없는거랑 비슷한 맥락인데요.

애초에 인텔 공식 발표도 아니고 그냥 아난드텍 에디터가 하는 말일 뿐이구요.
Moria 2021.03.27 10:59

그건 직접적인 비교가 어려우니 눈에 보이는 밀도가 척도로 쓰이는듯 해요.

완전히 같은 칩을 각기 다른 공정에서 뽑아서 같은 시나리오로 비교해보면 간접적으로 알 수 있겠지만, 실제로는 각 파운더리 가이드라인대로 최적화(커스텀)이 어느정도 진행되기 때문에 완전히 같지는 않죠..
동방의빛 2021.03.27 09:34

그러면 굳이 5nm까지 기다릴 것 없이 7nm 개발 후에 빠르게 6nm로 하프노드를 개발하면 TSMC를 따라잡는다는 이야기군요?
Moria 2021.03.27 11:00

아마 그때도 6nm 대신 7nm++++가 되지 않을까요?
동방의빛 2021.03.27 11:18

공정 이름이야 어떻게 되든, 생각보다 따라잡는 것이 빨라질 수 있다는 이야기니까요.
choi4624 contact : choi4624@gmail.com 2021.03.27 11:22

인텔 14 > 10에서 엄청 밀도차이 심하게 나는데 10나노 못했던 이유가 너무 과한 목표였던거 같아요.
?
skymont 2021.03.27 11:58

네, 맞아요. 너무 지나치게 공정 밀도를 높혔어요.
원래 인텔이 새 공정으로 옮길 때 밀도를 2배로 합니다.
문제는 전 CEO인 브라이언 크르자니크가 기존의 밀도를 2배에서 2.7배로 너무 올려서 개발 기간도 늘어났고, 수율 크게 떨어지는 저하 문제가 발생했어요.

또한 14나노도 2.4배로 올려서 예정보다 8개월 정도 늦게 출시 하였고요.
이후 밥스완 CEO가 사태를 수습하는데도 상당히 애를 먹었습니다.
10나노 늦어진 문제점도 밝혔고요.

인텔CEO “과한 야심에 10nm칩 생산지연…7nm, 2022년 예정대로”
http://scimonitors.com/%EC%9D%B8%ED%85%94ceo-%EA%B3%BC%EB%8F%84%ED%95%9C-%EC%95%BC%EC%8B%AC%EC%97%90-10nm%EC%B9%A9-%EC%83%9D%EC%82%B0%EC%A7%80%EC%97%B0-7nm-2022%EB%85%84-%EC%98%88%EC%A0%95/
그라나다 보이는 것이 다가 아니다. 2021.03.29 08:39

나와봐야 알죠. 캐논레이크를 잊지 마시길...
boboarea 2021.03.30 12:23

2024년에 인텔 7나노 TSMC 3나노 대결인가

작성된지 4주일이 지난 글에는 새 코멘트를 달 수 없습니다.

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