전에 올렸던 글과 똑같이 VLSI 심포지엄 2022에서 공개했던 내용 위주입니다.

인텔 최초의 EUV 노광, 인텔 4 공정의 세부 내용 https://gigglehd.com/gg/12578184

 

다만 여기에선 인텔 4 공정과 함께 SRAM 셀 위주로 소개하고 있기에 다시 올려봅니다. 

 

 

인텔은 2023년에 차세대 클라이언트 PC용 프로세서인 메테오레이크를 출시합니다. 메테오레이크는 다수의 작은 다이를 함께 패키징하는 칩렛 구조를 도입하며, 핵심인 CPU 다이는 인텔이 개발 중인 차세대 공정인 인텔 4를 써서 만듭니다. 인텔 4는 인텔 7의 후속작에 해당되는 공정인으로 인텔 10nm를 개선한 것이며 다른 회사 기술의 7nm에 해당된다고 알려져 있습니다. 인텔 4는 인텔이 7nm라고 불렀던 공정이며 다른 회사의 5~4nm에 해당됩니다. 

 

 

메테오레이크는 CPU 타일(컴퓨트 타일), GPU 타일(GFX 타일), SoC 타일, IO 타일의 4가지 타일을 중간 기판(인터포저)에 탑재합니다. 

 

 

이 중 인텔 4 공정으로 만드는 건 CPU 타일 뿐입니다. GPU 타일은 TSMC의 N3 공정으로 제조하며 SoC와 I/O 타일의 공정에 대해서는 알려지지 않았습니다. 

 

 

인텔 7과 인텔 4의 차이점은 크게 3가지입니다. EUV 노광의 도입, 스탠다드 셀의 높이 단축, 구리 배선 개량입니다. 이를 통해 인텔 4는 인텔 7과 같은 면적에서 클럭을 20% 높이고 스탠다드 셀의 면적을 반으로 줄였습니다. 위 그래프에서 왼쪽은 인텔 7과 인텔 4의 클럭과 소비 전력(상대값)입니다. 인텔 4는 임계 전압을 3단계(nMOS와 pMOS를 구분하면 6가지)나 4단계로 나누고 있습니다. 

 

 

인텔 4의 표준 셀은 각 영역의 크기를 줄여서 면적을 절반으로 줄였습니다. MOS FET는 인텔 7과 같은 FinFET을 개선한 것으로 핀 피치가 인텔 7의 0.88배인 30nm가 됐습니다. 폴리 피치는 인텔 7의 0.83배인 50nm, 최소 금속 배선(M0) 피치는 0.75배인 30nm입니다. 금속 배선 피치가 줄어든 것이 눈에 띄는데 이건 EUV 노광 덕분입니다. 스탠다드 셀의 높이는 408nm에서 240nm로 60% 가량 줄었습니다. 그래서 집적 밀도도 많이 올랐습니다. 

 

 

인텔 7은 컨택트와 다층 배선의 저층부에 코발트 배선을 썼지만 인텔 4는 구리 배선으로 바꿨습니다. 인텔 7은 구리가 일렉트로 마이그레이션 수명이 짧다는 이유로 코발트로 대신했었습니다. 코발트는 전기 저항이 구리보다 높지만 구리를 가늘게 하면 저항이 급격하게 늘어나 코발트와 별 차이가 나지 않기 때문입니다. 하지만 이제 구리로 다시 돌아왔습니다. 물론 그냥 구리는 아니고 순수한 구리를 코발트 라이너층과 캡층, 탄탈 배리어층 사이에 넣어 저항과 정전용량을 유지하면서 미세화했습니다. 일렉트로 마이그레이션 수명은 코발트 배선 수준이며 전기 저항은 구리 합금 배선보다 우수합니다.

 

인텔의 실리콘 다이는 포베로스와 EMIB 패키징을 지원합니다. 메테오레이크의 칩렛은 3D 포베로스로 패키징합니다.

 

 

메테오레이크의 단면 이지미입니다. 패키지 중간 기판(인터포저)는 타일 사이와 타일과 패키지 기판 사이의 연결을 맡습니다. 타일과 인터포저는 범프로 연결되는데 그 피치는 36㎛로 아주 작습니다. 

 

 

프로세서의 워크 메모리인 SRAM도 인텔 4로 만들었습니다. 이건 고밀도 HDC와 고전류 HCC의 두 가지가 있는데 각각 0.0240제곱㎛와 0.0300제곱㎛로 아주 작습니다. 고밀도 타입 기준으로 SRAM 셀 면적이 인텔 7의 0.77배로 줄었습니다. 최소 동작 전압(50MHz, 영하 10도, 누적 확률 90%의 조건)은 HDC가 0.6V(57Mbit 다이), HCC가 0.55V(50Mbit 다이)입니다. 

 

 

또 광대역 저전력 SRAM 셀을 인텔 4의 HCC 셀을 토대로 만들었습니다. SRAM 셀은 고밀도 6트랜지스터 셀과 저전력/고속 8트랜지스터 셀이 있습니다. 당연히 8T 쪽의 크기가 더 큽니다. 그래서 전력과 최소 전압이 8T에 가까운 6T 셀을 인텔 4 공정으로 만들었습니다. 비트 라인의 다중화를 중단해 셀 전압을 안정화하고 판독 어시스트를쓰지 않았으며, 비트라인을 2개로 나눠 비트라인 용량도 반으로 줄였습니다. 그래서 판독에 필요한 전력이 82%, 기록의 전력은 87%가 줄었습니다.