10nm 프로세스의 싸움이 본격화

 

드디어 10nm 프로세스 싸움이 본 궤도에 올랐습니다. 인텔과 파운드리 모두 10nm 프로세스를 시작해, 내년엔 10nm 제품이 시장에 등장할 전망입니다. 파운드리 사업으로 사업을 확장하는 인텔은 10nm에서 자신의 장점이 높은 성능과 전력 효율이라고 여기고 있습니다.

 

인텔의 Mark Bohr(Intel Senior Fellow, Logic Technology Development : intel)는 8월에 개최된 Intel Developer Forum (IDF) 6 San Francisco에서 인텔만 기존의 스케일링 법칙을 유지(https://gigglehd.com/gg/438325 )한다고 설명했습니다. 각 프로세스 노드마다 46%나 그 이하 크기로 트랜지스터 크기(실제론 로직 셀 크기)를 줄여 나가고 있다는 것입니다.

 

 

인텔이 예측한 10nm 세대의 게이트 피치 트렌드

 

 

인텔이 예측한 10nm 세대의 로직 셀 트렌드

 

 

하지만 그 결과, 인텔은 우위를 유지하기 위해 다른 회사보다 1세대 먼저 기술적인 장벽을 해결할 방법을 찾아야 하게 됐습니다. 14nm 프로세스에서 인텔은 다른 회사보다 좁은 핀 피치를 실현하기 위해 측벽을 사용하는 패터닝 기술인 SADP(Self-Aligned Double Patterning)를 도입했습니다. 또한 배선 간의 절연에 에어 갭을 도입했습니다.

 

 

인텔의 14nm 프로세스

 

 

인텔이 2014년 IEDM에서 발표한 14nm 공정의 가공 피치

 

인텔 프로세스 기술 개발의 상황. 7nm이 보이기 시작했습니다.

 

 

인텔의 SADP 기술 도입

 

 

인텔과 파운드리의 트랜지스터 피치 비교

 

인텔의 10nm는 14nm와 비교해서 로직 셀 영역의 면적은 기존 트렌드인 46%보다 더 크게 줄어듭니다. 게이트 피치는 기존 트렌드에 맞추기 위해 메탈 피치가 좁아질 것으로 예측됩니다. 패턴은 14nm 프로세스의 연장선상에 있다고 보여집니다. 또 인텔은 14nm와 10nm에선 게이트 지연의 단축보다 스위칭 에너지를 줄이는 걸 우선시했습니다.

 

 

인텔이 IDF에서 나타낸 각 세대의 상대적인 성능(게이트 딜레이)와 파워(스위칭 에너지) 전환 예상도

 

 

가장 큰 의문은 7nm의 EUV 도입 과정

 

현재 공정 기술은 1세대마다 해결할 과제가 있어, 인텔은 스케일링에 앞선 만큼 다른 회사보다 먼저 과제를 해결해야 합니다. 공정 기술의 초점 중 하나는 EUV (Extreme Ultraviolet) 노광 기술을 언제 도입하냐는 것인데요. 10nm 프로세스부터는 패터닝 기술의 개선이 어려워집니다. 가장 큰 의문은 7nm 공정에서 EUV 노광 장치를 도입한다고 해도 그게 언제냐는 겁니다.

 

여기에 대해서 인텔은 8월의 IDF에서 7nm의 첫 번째 세대는 앞으로 도입할 기술(EUV)을 쓰지 못할 수도 있다고 설명했습니다. 인텔은 EUV 버전과 기존의 액침 ArF 엑시머 레이저 용의 2가지 7nm을 병행해서 개발한다고 설명했습니다. 그리고 EUV 장비의 생산성이 기존 광원 기술을 대체할 충분한 단계에 도달한 경우, EUV으로 교체할 거라는 취지의 설명을 했습니다. 그 단계가 되면 EUV가 더 저렴해질 것입니다.

 

액침 패터닝 공정은 SADP처럼 복잡해지고 있어 노광 공정의 비용이 늘어나고 있습니다. EUV는 일정 비용 이하로만 저렴해져도 도입이 가능합니다. 그러나 EUV를 기다리면서 7nm의 출시를 지연하고 싶지 않다는 게 인텔의 생각입니다. 7nm는 EUV 없이 먼저 진행한다는 게 인텔만의 이야기는 아닐 것으로 보입니다.

 

 

또한 EUV 도입은 단계적으로 이루어져 처음에는 EUV가 일부 계층에 도입될 것으로 인텔은 보고 있습니다. 가장 미세 가공이 필요한 층에만 EUV를 도입하고 그 이상의 계층은 기존 광원 계열 기술을 유지합니다. 이는 다른 회사도 마찬가지로 더블 패터닝의 도입을 최소화합니다, EUV 도입도 최소 레이어로 억제합니다. 인텔은 EUV 버전과 기존 광원 버전의 두 버전에서도 10nm 공정보다 뛰어난 트랜지스터 밀도와 성능, 그리고 트랜지스터 당 비용 절감을 실현할 것이라고 IDF에서 설명했습니다. EUV를 도입한 레이어가 작을수록 제조 원가에 미치는 충격은 적을 것입니다.

 

결과적으로 인텔은 7nm에서 트랜지스터 당 비용이 떨어질 것으로 예상하고 있습니다. 7nm 이후의 슬라이드에서 흥미로운 건 7nm의 예상 범위가 넓다는 것인데요. 7nm의 버전에 따라 트랜지스터 당 비용이 달라질 수 있다고도 생각됩니다.

 

 

인텔이 보여준 7세대 트랜지스터 단가

 

 

 

 

2년보다 늘어난 새로운 프로세스 출시 주기. 더욱 길어진 프로세스 제조 기간

 

기존의 인텔 프로세스 기술 전환은, 새로운 프로세스가 시작되면 양산 물량을 급격히 늘리고, 2년 후에 해당 프로세스를 줄여 다음 단계로 이행하는 것이었습니다. 인텔은 여기에 2년 주기의 CPU 개발을 맞춘 틱톡 모델을 제시했습니다. 2년 간격으로 반도체 공정 기술을 혁신(Tick), 그 다음 2년 간격으로 CPU 마이크로 아키텍쳐를 쇄신(Tock)하는 개발 모델입니다. 그러나 인텔의 2년 주기가 바뀌면서 틱톡 모델도 무너졌습니다.

 

우선 새로운 공정 기술의 출시 사이클이 길어졌습니다. 공정 기술의 복잡도가 증가하면서 기존 공정보다 더 긴 시간이 걸립니다. 인텔에 따르면 2년이 아닌 2년 반 수준이며, 그것도 2년 반으로 딱 정해진 게 아니라 각 프로세스 세대마다 다르다고 합니다.

 

그러나 그 대신 스케일링을 기존보다 높은 비율로 미세화하여 보상한다고 인텔은 설명합니다. 예를 들어 14nm에서 10nm로 전환하는데 시간이 걸리나 10nm는 14nm에 비해 기존의 46%보다 셀 크기를 더 줄입니다.

 

간단히 말해서 지금은 새로운 프로세스의 출시에 걸리는 시간이 더 길고 예측이 어렵지만, 보다 공격적으로 스케일링을 하면서 연 평균 스케일링은 유지됩니다.

 

또한 인텔은 각 공정 기술의 양산 라이프 사이클도 길어집니다. 차세대 프로세스의 시작에 2년 이상 골리는 걸로 끝나지 않고, 각각의 프로세스를 오랬동안 지속합니다. IDF에선 14nm와 10nm 모두 이전 세대보다 훨씬 더 오래 생산할 것이라 밝혔습니다. 이는 각 세대의 프로세스를 고객이 필요로 하기 때문이라는데요. 인텔의 자사 제품은 항상 첨단 프로세스를 필요로하는 프로세스를 짧은 주기로 완전 이행해 왔습니다. 허나 파운드리 사업은 첨단 프로세스를 필요로 하는 고객 뿐만 아니라 구형 공정도 일정 규모로 계속 생산할 필요가 있습니다.

 

 

IDM이었던 인텔은 2년 주기로 새로운 프로세스를 교체하는 공격적인 프로세스 로드맵을 도입했습니다. 그러나 파운드리 입장으로서 인텔은 각 프로세스 세대의 생산을 오랜 기간 계속해서 일반적인 파운드리의 생산 모델에 가까워집니다. 지금까지 인텔은 기존 프로세스를 어느 정도는 생산해 왔으나, 앞으로는 그게 더욱 커질 것입니다. 이 전략은 엄청난 투자를 필요로 하는 팹의 감가 상각에 도움이 될 것입니다.

 

 

성능을 향상시키는 +버전 프로세스

 

인텔은 파운드리 서비스를 제공하는 공정 기술의 양산 기간을 연장합니다. 또한 14nm 공정 이후 각 세대마다 +라는 파생 공정을 도입합니다. 14nm 세대에선 14에 14+를 추가합니다. 14+는 스카이레이크의 생산에 쓰이는데요. 마찬가지로 10nm 세대에서도 10, 10+, 10++의 3단계 파생 공정을 내놓을 계획입니다. 이 + 프로세스는 기본적으로 프로세스 기술의 성능을 향상시킨 프로세스가 된다고 IDF에서 Bohr씨는 설명했습니다. 트랜지스터와 인터커넥션 성능을 향상시키면서 14+는 14보다 12%의 성능 향상이 있습니다.

 

 

각 프로세스 세대마다 파생 공정이 투입

 

 

인텔과 다른 회사의 프로세스 로드맵

 

성능을 향상시킨 파생 공정을 단계적으로 투입하는 전략도 파운드리의 전략과 같습니다. TSMC는 16FF 프로세스에 따라 성능을 향상시킨 16FF + 프로세스를 투입합니다. 삼성도 마찬가지입니다. 그러나 파운드리는 각 프로세스에서 저전력과 고밀도 같은 특징을 갖는 파생 프로세스를 갖춘 경우도 많습니다. TSMC의 3세대인 16FFC가 그러한 성격을 띕니다. 인텔은 성능 향상 파생 프로세스를 좀혀나가고 있으니 이 점이 다릅니다.

 

그러나 인텔도 트랜지스터 옵션을 폭넓게 제공하기에 트랜지스터 선택에서 전력을 줄이는 건 가능합니다. 성능은 떨어질 수 있지만 누설 전류가 적은 트랜지스터를 선택해 절전할 수 있습니다. 다른 파운드리의 전력 대역마다 패상 과정도 사실 이런 트랜지스터 옵션 등을 조합한 것입니다.

 

 

드라이브 전류가 크고 고성능이나, 누설 전류가 높은 트랜지스터. 그리고 누설 전류는 작지만 성능도 매우 낮은 트랜지스터까지. 인텔의 트랜지스터 옵션 범위는 매우 넓습니다.

 

 

인텔의 베선 레이어 옵션. 다운 파운더리는 커스텀 배선 레이어(1x8 레이어)도 가능하나, 인텔도 커스텀은 제공할 것으로 추측됩니다.

 

 

파운드리로서 체계를 갖추어 온 인텔

 

인텔은 지금까지의 프로세스 세대에서도 이런 성능 개선 버전을 내놓고 있었으며, 인텔의 슬라이드에서도 이를 볼 수 있습니다. 다만 이걸 + 프로세스라고 이름을 매긴 건, 파운드리로 전개하기 위해 명확하게 할 필요가 있었고, 프로세스가 복잡해지면서 파생 프로세스와의 차이가 커졌기 때문인 것으로 추측됩니다. 특히 7nm에선 EUV를 쓰지 않는 버전과 EUV를 쓰는 버전(+ 버전?)이 존재할 가능성이 있기에 이 차이는 큽니다.

 

인텔이 파운드리로 방향을 전환하면서 생산 전략은 크게 바뀌었습니다. 그 이유 중 하나는 프로세스 기술 자체의 복잡도가 증가했다는 것이나, 그 이상으로 파운드리로서 전략을 정리해 왔던 게 큽니다. 특히 올해의 행보는 파운드리로서도 잘 맞는 것으로 보입니다. 파운드리 사업의 토대를 갖춰 나가고 있다는 걸로 보입니다.

 

반대로 말하면 IDM에서 파운드리로 전환하는 데 시간과 노력이 필요합니다. 파운드리 비즈니스에 대한 대응은 공정 기술과 생산 체제뿐만 아니라 많은 요소를 대응하는 게 필요합니다.

 

그 의미는 22nm 프레스의 첫번째 파운드리 고객은 인텔 파운드리 사업의 파이프 클리너 역할을 맡아, 파운드리로서 필요한 요소를 갖추는 데 도움을 줬습니다. 표준 셀 라이브러리의 확충과 프로세스 옵션의 확충, EDA 툴의 지원 등 다양한 변화 끝에 드디어 인텔은 파운드리로서 형태를 갖춰게 됐습니다. 이것은 IDM에서 파운드리로 전환한 다른 사례로 보자면, IBM이 파운드리화할 때 PS3의 셀 BE를 생산하면서 표준 셀 라이브러리를 모두 새로 개발한 것이 있습니다.

 

 

일반적인 표준 셀 라이브러리의 높이

 

이제 인텔은 파운드리로서 경쟁선상에 섰고, 다른 파운드리에 비해 인텔 프로세스 기술 우위가 마침애 의미를 갖게 됐습니다. 정말 파운드리 사업에 활용할 수 있는지는 아직 알 수 없지만요.

 

마지막 의문. 무어의 법칙, 즉 트랜지스터의 집적도개 두배가 되는(트랜지스터 비용이 줄어드는) 법칙은 유지할 수 있을까요? 인텔은 이를 계속할 수 있다고 말합니다. 프로세스 복잡도 증가를 상쇄하기 위해 스케일링을 강화함으로써 무어의 법칙을 유지하려 합니다.