무어의 법칙 3단계에서 시작된 칩렛

인텔을 비롯한 칩 제조사들이 칩렛(Chiplet) 구조로 나가고 있습니다. 칩렛은 기존의 칩 다이에 탑재된 기능을 분리한 작은 다이입니다. 하나의 큰 다이에서 여러개의 작은 다이를 연결하는 구성으로 나가는 게 칩렛입니다.

 

칩렛의 도입에는 복잡한 배경이 있으나, 가장 중요한 점은 제조 공정이 복잡해지고 제조 비용이 상승한다는 점입니다. 현재 반도체 업체들은 반도체의 크기, 즉 메탈 피치(배선 간격)과 게이트 피치(게이트 간격), 핀 피치(핀 간격)을 줄여나가는 것만으로는 제조 공정 미세화 속도를 지금처럼 유지하지 못하기에, 회로 설계와 결합된 표준 셀을 줄여나가는 방식(Design-Technology Co-Optimization. DTCO)를 통해 미세화를 진행 중입니다. 이런 분위기가 공정 기술을 복잡하게 하고 제조 비용을 끌어 올리는 원인이 되고 있습니다. 

 

 

그래서 여러 개의 작은 다이, 칩렛으로 큰 칩을 만들자는 아이디어가 나왔습니다. 칩셋의 방향은 인텔의 설립자 중 하나인 고든 무어가 1965년에 발표한 무어의 법칙에서 이미 예언한 바 있습니다. 칩렛 프로그램을 추진하는 미국 국방 고등 연구 계획국(Defense Advanced Research Projects Agency : DARPA)'의 홈페이지에 나온 내용인데, 인텔도 무어의 법칙 3페이지를 인용하고 있습니다. 칩렛이 인텔의 기반인 무어의 법칙을 위배하는 내용은 아니라고 주장하는 것 같습니다.

 

 

멀티 다이 기술의 다음 단계로

 

　

인텔은 칩렛을 위한 기술로 2.5D 구현 기술인 EMIB(Embedded Multi-die Interconnect Bridge)와 3D 구현 기술인 포베로스, 2.xD/3D 구현 기술인 ODI(Omni Directional Interconnect)를 개발하고 있습니다. 인텔은 멀티 다이 패키지 기술의 연구를 조용히 진행해 왔습니다.

 

현재 칩렛은 AMD처럼 패키지 기판의 배선에 연결하거나 HBM 메모리와 GPU를 실리콘 인터포저로 연결하는 방법이 일반적입니다. 하지만 인텔은 그것과 다른 기술을 보고 있습니다. 왜냐면 기존 기술로는 인텔이 목표하는 칩렛을 달성하지 못해서입니다.

 

인텔의 목표는 하나의 거대한 칩에 가까운 전력과 효율을 칩렛 구성으로 실현하는 것입니다. 이를 위해 다이 사이의 연결 기술을 혁신하고 멱적 대 대역폭, 전송 대 에너지 비율을 더 높여야 합니다. 인텔의 목표는 단기적으로는 500GB/제곱mm의 다이 간 전송 대역과, 1pJ/bit(picoJoule/bit)의 전송 에너지입니다. 장기적으로는 1TB/제곱mm의 다이 사이의 전송 대역 밀도에 0.1pJ/bit 이하의 전송 에너지입니다. 0.1pj/bit까지 낮추면 단방향 1TB/sec의 데이터 대역이 나와, 단방향 0.8W에 양방향 1.7W까지 에너지를 줄일 수 있습니다. 인텔이 2.xD/3D 신기술을 계속해서 발표하는 것도 이런 목표를 위해서입니다.

 

 

인텔의 패키지 기술 개발. 왼쪽이 기존의 MCM, 가운데가 EMIB를 비롯한 2.5D, 오른쪽이 미래의 솔루션

 

 

MCM (Multi-Chip Module) 패키지 배선의 어려움

현재 칩렛의 대부분은 패키지 배선으로 다이 사이를 연결합니다. AMD 젠 CPU 계열 멀티 다이나 인텔 CPU의 eDRAM 칩 패키지 역시 마찬가지입니다. 패키지의 여러 다이를 나란히 배선에 연결하는 기존의 방식은 2D나 MCM (Multi-Chip Module)이라고 부릅니다. 2xD와 3D도 넓은 의미에서는 MCM이지만 일반적으로는 패키지 내부에서 구현된 걸 MCM이라고 부릅니다.

 

2D MCM 칩은 Through Silicon Via (TSV) 같은 특수한 기술이 필요 없기에, 칩의 제조 단가를 아낄 수 있습니다. 다이 패키지에 일렬로 세우니 쿨링에서도 문제될 게 없습니다.

 

그러나 다이 사이를 일반 패키지 기판의 배선으로 연결하기에 배선 간격은 상대적으로 넓고 밀도는 줄어듭니다. 일반적으로 칩 사이는 수십 개의 신호선으로 연결하는데 AMD 젠2의 경우 단방향 32개에서 64개, 구현 면적당 전송 대역폭은 AMD 젠2가 단뱡항 26~52.6GB/s, 전송 에너지는 몇 pj/bit에서 10pj/bit를 넘는 수준까지 올라가며, AMD IFOP(GMI)는 최단 부분에서 2pj/bit가 나옵니다.

 

 

 

2D MCM은 낮은 대역폭과 높은 전송 에너지 외에 패키지 디자인이 복잡해지고 실장 면적이 커진다는 특징이 있습니다. 뿐만 아니라 패키지 디자인도 복잡해지고, 실장 면적도 커진다. 위 이미지는 AMD가 2018년 ISSCC (IEEE International Solid-State Circuits Conference)에서 발표한 Naples(1세대 에픽)의 패키지 배선입니다. 4층 배선으로 4개의 다이를 연결하고, 4채널 메모리, 고속 I/O까지 전부 감당해야 합니다. 또 배선을 위해 다이 사이에 일정 간격을 둬야 합니다.

 

 

고성능 칩에선 아직 먼 3D 패키징

 

대역폭과 전력이 제한된 MCM (Multi-Chip Module)에서 등장한 3D 스택(적층) 기술로, 다이를 겹쳐서 입체적으로 반도체 칩을 구성합니다. 다이 한쪽에만 연결 단자를 만들지 못하니, TSV를 통해 다이 실리콘 기판을 뚫는 구멍을 내서 수직으로 배선하고 다이 뒷면에 단자를 배치합니다. 

 

3D TSV 패키지 칩 사이를 계속해서 쌓아 단자에 연결하면 다이 사이의 대역폭이 넓고 전력 사용량이 줄어듭니다. 예를 들어 CPU에 메모리 다이를 적층하면 최대 메모리 대역폭을 가장 낮은 전력으로 실현합니다. JEDEC의 모바일용 3D DRAM 메모리 규격인 Wide I/O, Wide I/O 2는 이런 사용을 감안해서 책정했습니다. 3D 적층으로 실장 면적을 최소화할 수 있어 모바일에 적합합니다.

 

그러나 Wide I/O 계열 메모리는 거의 보급되지 않고, 3D TSV의 통합도 이미지 센서 같은 일부 분야에서만 성공했으나 고성능 컴퓨팅에서는 쓰이지 못했습니다. TSV의 실제 적용에서 어려운 점이 많아서입니다.

 

연산용 CPU 같은 고성능 프로세서를 기반 다이로 삼으면 CPU 다이에 TSV를 뚫어야 합니다. TSV를 통한 구멍은 첨단 로직 공정에 비해 상당히 크고, 가공을 위해선 TSV 쪽에 공간을 둘 필요가 있습니다. 따라서 CPU에 TSV를 넣으면 다이 크기가 커집니다. CPU를 첨단 공정으로 만들 경우 웨이퍼가 비싼데, 다이 크기가 커지면 제조 비용이 그만큼 늘어납니다. 

 

 

또한 가장 위의 다이가 그 아래 베이스 다이의 TSV를 통해 전력을 공급받는 것도 문제가 있습니다. 일반적으로 칩 다이는 C4 범프의 최상층 배선에 전력을 직접 공급하지만, 3D TSV로 적층된 최상단 다이의 경우 베이스 다이의 TSV를 통해 마이크로 범프로 공유됩니다. 그만큼 저항이 늘어납니다. 전력 문제를 해결하려면 TSV를 늘려야 하는데 그만큼 제조 비용이 늘어납니다. 배열에도 문제가 있습니다. 아래의 베이스 다이는 위의 탑 다이 아래에 가려지면서 열을 제대로 배출하지 못하는데, 이 열 저항도 문제입니다. 

 

 

대중적이지만 한계도 많은 2.5D 실리콘 인터포저 

지금 3D TSV 통합 패키징은 고성능 컴퓨팅에 쓰지 않습니다. 대신 2.5D 기술을 하이엔드 컴퓨팅 디바이스에서 널리 사용합니다. 가장 많은 분야가 CPU나 GPU 같은 프로세서의 2.5D 메모리 통합이며, 그 외에 로직 칩의 연결에도 사용합니다. 2.5D는 여러 다이를 베이스에 배치하고 인터포저의 배선에 연결합니다. 2.5D 기술은 현재 실리콘 인터 포저(Silicon Interposer)를 사용하는 기술이 일반적이나, 앞으로는 Redistribution Layer (RDL)도 등장하리라 예상됩니다.

 

실리콘 인터포저는 배선층만 있고 트랜지스터가 없는 반도체 칩입니다. 배선 외에 아무 기능이 없는 패시브 다이입니다. 65nm나 90nm 같은 기존 공정으로 제조하며, TSV 기술로 칩의 뒷면에 배선을 넣습니다. 프로세서와 메모리를 조합할 경우, 프로세서를 마이크로 범프 인터포저에 연결해 인터포저의 배선을 마이크로 범프 메모리에 연결합니다. 패키지 기판의 배선과 비교하면 배선 밀도가 훨씬 높아진다는 장점이 있습니다. 따라서 HBM처럼 신호선의 핀 수가 1,000개가 넘는 메모리를 연결할 수 있습니다.

 

또한 3D TSV 패키징과 다르게 프로세서 다이에 TSV 기술을 쓸 필요가 없습니다. 따라서 TSV가 프로레스 다이 면적을 차지하지 않고, 첨단 프로세스의 사용에도 지장이 없습니다. 제약이나 한계가 없어 고성능 프로세서를 2.5D로 패키징할 수 있습니다.

 

그러나 3D TSV 패키징처럼 2개의 다이를 직접 연결하는 게 아니라, 일단 인터포저의 배선을 통과해야 하기에 생기는 한계도 있습니다. 우선 전송에 필요한 에너지가 3D TSV보다 많아집니다. 인터커넥트의 속도를 높이려면 인터포저 자체를 개랭해야 합니다. 글래스 인터포저의 도입 같은 방법이 있지요.

 

2.5D 인터포버즌 베이스 위에 올려두고, 다이의 모든 연결은 TSV를 공유합니다. 전력 사용량이 높은 프로세서는 TSV를 통핸 전력 공급을 최적화할 필요가 있습니다. 또 신호 품질도 따져봐야 하고요. 모든 다이를 인터포저에 올려야 하지만, 인터포저의 면적은 제조 기술에 따라 달라집니다. 지금의 실리콘 인터포저는 1600제곱mm 이상을 지원합니다. 실리콘 인터포저의 가장 큰 문제는 가격입니다. 최신 공정을 쓰지 않는다고 해도 반도체 칩을 만든다는 점은 변함 없습니다. TSV 가공이 필요한 웨이퍼도 있습니다.

 

 

기존 기술의 단점을 커버하는 인텔의 새로운 기술

 

인텔의 EMIB과 포베로스, ODI는 기존의 2.5D와 3D 기술의 단점을 커버하기 위해 개발됐습니다. EMIB는 실리콘 인터포저와 같은 성능에 더 낮은 제조 비용, 그리고 탑 다이에 액세스하기가 편합니다. 인텔은 EMIB을 서버에 보급시켜 궁극적으로는 저렴한 가격을 무기로 클라이언트 PC용 CPU에 EMIB를 메모리 통합 기술로 도입하려 합니다.

 

인텔은 포베로스를 통해 첨단 프로세서 코어를 3D TSV 패키징의 기반으로 제공합니다. 포베로스는 2.5D 인터포저를 써서 다이 솔루션으로 활용 가능합니다. 그럼 포베로스는 모바일 뿐만 아니라 더욱 폭넓은 분야에 쓸 수 있습니다. 

 

 

2D 패키지와 2.5D 실리콘 인터포저, EMIB의 비교