인텔: 드디어 10nm?
(이 글은 CES 2019의 인텔 발표 전에 쓰여진 것이기에, 이번에 새로 추가된 로드맵에 대해서는 언급하지 않습니다. 다만 2018년까지의 인텔 상황을 정리하고, 인텔이 아직 발표하지 않은 내용들을 지적했다는 점에서 참고할 만 합니다.)
인텔은 하이퍼스케일링이란 이름으로 자사의 10nm 공정이 파운드리(TSMC)의 7nm 수준으로 미세화된다고 주장해 왔습니다. 공정 형상 뿐만 아니라 COAG와 싱글 더미 게이트까지, 다른 제조사에서 시도하지 못했던 새로운 기술을 담아 10nm 공정의 캐논 레이크를 만들겠다고 2017년에 밝혔습니다. 하지만 캐논 레이크는 2018년 5월에 처음이자 마지막 제품인 코어 i3-8121U가 나오고, 그게 끝이었습니다. 2코어 4스레드, 클럭 2.2~3.2GHz, TDP 15W. 거기에 내장 그래픽은 없습니다. 리테일로 출시되지도 않았지요.
나중에 이 칩을 입수해 패키지를 분석한 결과 다이 크기는 71제곱mm. 인텔은 14nm에서 10nm로 가면서 트랜지스터 밀도가 2.7배 향상된다고 말했지만 그건 최대 값이지 실제로는 그만큼 밀도가 높이지진 않습니다. 게이트 피치x메탈 피치의 비율로 따지면 1.6배니까 10nm에서 71제곱mm 칩을 14nm로 만든다면 대략 114~192제곱mm가 됩니다. 카비레이크 쿼드코어+GT2 그래픽이 126제곱mm니까, 캐논레이크는 원래 쿼드코어에 GT2로 만들었지만 모종의 문제로 듀얼코어에 내장그래픽은 끄고 나왔다고 보여집니다.
왜 그렇게 됐을까요? 인텔은 그 이유를 밝히지 않았으나 근본적인 문제는 단순한 수율 수준이 아니고, 배선층의 문제로 클럭이 오르지 않거나, 클럭을 무리해서 높이면 14nm보디 소비 전력이 늘어났다는 데 있다고 보입니다. 인텔 10nm 세대에선 배선층에 코발트를 사용합니다. 이건 2017년 IEDM에서 인텔이 발표한 내용으로, 일렉트로 마이그레이션에 대비하기 위한 방법입니다.
일렉트로 마이그레이션은 전기 전도체 내에서 이동하는 전자와 금속 원자 사이의 운동량 교환이 이루어져, 이로 인해 이온이 이동하며 전기 전도채의 형상이 변형되는 현상입니다. 전자가 금속 원자에 부딪히면서 금속 구조 자체가 변화하는데, 배선층의 경우 배선 폭이 좁은 곳에 높은 밀도의 전류를 보내면 배선에 점점 결함이 생기면서, 배선을 쓰지 못하게 되거나(void) 배선에 쇼트(Hilock)가 생깁니다. 당연히 그렇게 되면 이 배선에 연결된 회로를 쓰지 못합니다.
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IEDM 2017에서 발표한 인텔 10nm 프로세서의 배선 단면도입니다. 위에서부터 TM10, M10, M9이며 가장 아래는 트랜지스터 층입니다.
| 배선층 | Pitch | 배선 재료 |
|---|---|---|
| M0 | 40nm | 코발트 |
| M1 | 36nm | 코발트 |
| M2-M4 | 44nm | 구리 |
| M5 | 52nm | 구리 |
| M6 | 84nm | 구리 |
| M7 / M8 | 112nm | 구리 |
| M9 / M10 | 160nm | 구리 |
| TM0 | 1.08μm | 구리 |
| TM1 | 11μm | 구리 |
왜 M0과 M1에만 코발트를 쓸까요? 코발트는 구리에 비해 전자 이동이 일어나기 어렵다는 특징이 있습니다. 일렉트로 마이그레이션은 배선 재료에서 전자가 자유롭게 움직이면서 발생합니다. 배선 재료에서 이온이 튀어나왔을 때 얼마나 멀리 움직이느냐에 따라 달라집니다. 구리는 그 거리가 40nm입니다.
그럼 M0의 40nm 피치나 M1의 36nm라면 버틸거라고 생각할 수도 있겠지만 실제로는 그렇지 않습니다. 위 사진은 M10(160nm)의 상세 묘사인데 160nm는 어디까지나 배선 사이의 간격이며, 배선의 실제 폭은 그 절반 수준입니다. 여기서 더 미세화된 M7이나 M5도 비슷합니다.
배선의 유효 폭은 더 좁아집니다. 180nm나 250nm처럼 꽤 큰 공정의 경우 배선 재료는 알루미늄을 씁니다. 그럼 배선 단면은 전부 알루미늄으로 끝납니다.
그런데 배선 재료로 구리를 사용하면 구리 이온이 다른 재료를 오염(Copper Contamination)시키는 문제가 있어, 구리를 다른 재료와 닿지 않도록 할 필요가 있습니다. 그래서 배리어 층이라는 절연물로 덮고, 그 절연제와 구리를 붙이는 접착제-라이닝을 넣고, 거기에 구리 배선을 만듭니다. 이 절연-라이너의 두께가 0이 될 수가 없습니다. 두께 1nm만 해도 M0의 실질적인 배선 폭은 16nm밖에 안 나옵니다. M1은 심지어 배선 폭이 14nm밖에 나오지 않습니다. 그래서 전자 이동이 생깁니다.
이제 코발트입니다. 코발트를 배선 재료로 삼으면 전자 이동이 발생하기 매우 어려워집니다. 코발트는 평균 자유 이동 거리가 7.8~11.8nm(수평축과 수직축의 값이 다름)로 매우 짧아, 14~16nm의 선폭으로 충분히 커버합니다. 인텔이 M0/M1에 코발트를 쓴 이유도 그래서입니다. 그러나 이렇게 좋은 재료를 지금까지 쓰지 않았던 이유도 명확합니다. 코발트의 전기 저항이 구리의 6배 이상이라 배선 재료로 삼기 적합하지 않기 때문입니다.
구리도 너무 가늘게 만들면 전기 저항이 오르기에 코발트를 잘 쓰면 구리 배선보다 저항을 줄일 수도 있습니다. 실제로 인텔이 IEDM에서 발표한 논문을 보면 Cobalt is introduced at the lowest two interconnect layers providing a 5-10x improvement in electromigration and a 2x reduction in via resistance라고 표현한 바 있습니다.
그러나 이건 이론적인 이야기지, 배선을 만들면서 가늘어지는 부분은 저항이 늘어납니다. 저항이 늘어난 것으로 끝나면 몰라도(저항이 늘어나면 발열이 늘어나니 단순한 문제니는 아니지만) 기생 욜양이 커져 RC 회로에 악영향을 미치고 배선 지연이 생깁니다. 캐논레이크에서 GPU를 활성화하지 않은 이유도 배선 지연 때문이라 추측됩니다. 거기에 소비 전력이 커져서 CPU 코어도 4코어가 아닌 2코어만 쓸 수 있었던 것 아닐까요. 이 문제를 바꾸려면 결국은 배선을 고칠 수밖에 없습니다.
| 배선층 | 인텔 | 글로벌 파운드리 |
|---|---|---|
| M0 | 40nm | 40nm |
| M1 | 36nm | 56nm |
| M2 | 44nm | 40nm |
| M3 | 44nm | 40nm |
| M4 | 44nm | 80nm |
| M5 | 52nm | 80nm |
| M6 | 84nm | 80nm |
| M7 | 112nm | 80nm |
| M8 | 112nm | 80nm |
| M9 | 160nm | 80nm |
| M10 | 160nm | 128nm |
| M11 | 160nm | 128nm |
| M12 | - | 720nm |
| M13 | - | 720nm |
글로벌 파운드리와 인텔의 배선층 비교입니다. M0는 비슷하지만 글로벌 파운드리는 절연막 자체를 코발트, 내부는 구리로 만들어 일렉트로 마이그레이션에 대비하면서도 배선 저항을 낮추는 방법을 도입했습니다. 그 위의 M1은 56nm로 상당히 넓습니다. 또 배선층의 수도 많아 Via Pillar 같은 방법도 쓰기 쉽습니다. 한마디로 하이퍼 스케일링을 포기하고 배선 간격을 더 넓히면 해결되는 문제입니다. 인텔도 이런 방향으로 배선층에 여유를 두는 것으로 보입니다. 거기에 Via를 뚫어서 배선 지연을 낮추려고 합니다.
한편으로는 다른 방향도 검토하고 있었습니다. 하이퍼 스케일링의 포기입니다. 하이퍼 스케일링을 추진해온 전 CEO 브라이언 크르자니크가 자리를 지키고 있는 동안에는 방침을 바꿀 수 없었습니다. 반대로 말하면 브라이언 CEO가 사임하면서 하이퍼 스케일링을 포기할 정치적인 기반이 마련된 겁니다. 다만 배선층을 전부 다시 설계한다는 건 완전히 다른 이야기입니다. 논리적 설계는 그렇다 쳐도 물리적 설계는 새로 해야 하기 때문입니다. 배선 뿐만 아니라 레이아웃에도 영향을 주거든요.
지금은 배선층의 재설계가 끝나고(2018년 18월에 아이스레이크의 배선층 재설계 검증을 위한 엔지니어링 샘플이 등장) 2019년부터 아이스레이크 기반 제품의 물리적 설계에 들어갔으리라 보입니다. 그럼 2~3분기에 테이프 아웃하고, 그 다음에 양산에 들어가면 올해 말이 되겠네요.
이런 상황이다보니 인텔 파운드리 사업도 곤경에 처해 있습니다. 사업은 있으나 고객이 없습니다. 10nm가 이렇게 되면서 원래 예상하던 고객은 전부 TSMC와 삼성으로 갔습니다. 14nm는 자사 제품 만들기에도 부족합니다. H310C에 이어 B365처럼 22nm 공정 칩셋을 만들면서 이런 상황을 해결하려 합니다. 인텔 14nm 수준의 공정은 TSMC/삼성/글로벌 파운드리에 있기에 굳이 인텔을 선택할 회사가 없습니다.
예전에는 중국 스프레드트럼 커뮤니케이션이 아톰 기반 모바일 프로세서를 인텔 파운드리를 통해 제조했으나, 지금은 모회사인 칭화 유니그룹에 사실상 통합됐습니다. 2017년에는 인텔 14nm를 이용한 SC9861G-IA를 만들었으나 지금은 TSMC 16FFC나 28HPC를 써서 제품을 만들고 있습니다. 2018년 2월에는 인텔과 전략 제휴를 발표했지만, 그건 5G에서 인텔 XMM800 시리즈 모뎀을 쓴다는 이야기지 파운드리가 아닙니다. 인텔 10nm가 제대로 가동된다면 파운드리가 부활할 수도 있지만 그건 그때 가서 봐야죠.
EUV 실용화는 진행 중입니다. ASML의 EUV 장비를 도입한 회사 중에 인텔이 있네요. 7nm는 오레곤의 D1D/D1X, 아리조나의 Fab 42가 있으나 이 공장은 거기에 포함되지 않는 듯 합니다. 어디인지는 모르겠네요. TSMC와 삼성은 7nm EUV의 도입 일정이 같으나 인텔 7nm는 TSMC/삼성의 5nm 수준입니다. 이건 트랜지스터 뿐만 아니라 배선에 패키징까지 신경을 써야 하는 문제입니다. 현재 인텔이 10nm에서 직면한 문제는 7nm에서도 발생합니다. EUV라고 해서 앞서 열거한 문제가 생기지 않는 법은 없습니다.
M0/M1에선 2차원 배선을 구축할 수 있어 상대적으로 배선 거리를 짧게 줄이는 게 '이론상' 가능하지만, 실제로 구현하면 어떻게 달라질지 모릅니다. EUV 그 자체보대 배선층을 7nm에서 어떻게 처리하느냐가 핵심입니다. TSMC/삼성과 마찬가지로 문제 없이 진행된다면 2019년 말이나 2020년에는 알파 샘플이 나올 가능성이 있습니다.
현재 생산량에 여유가 있고 기술적으로도 성숙된 공정이 22nm 기반의 22FFL입니다. 여기에서 중요한 건 파운드리 사업의 EDA 툴 지원과 IP의 충실도입니다. 인텔은 22FFL을 IoT 디바이스용으로 어필하고 싶었으나, 지금까지는 22FFL에서 쓸 수 있는 임베디드 메모리가 없어 MCU만 만들었습니다. 다행이도 2018년 IEDM에서 인텔은 22FFL의 MRAM 구현을 발표했습니다. 여기서 양산 단계로 넘어가려면 연구를 더 해야 하지만 잘하면 2019년에 완성돼 2020년부터 MRAM 컴파일러 형태로 제공할지도 모릅니다. 하지만 TSMC 12FFC와 글로벌 파운드리의 12LP, 삼성/글로벌 파운드리의 FD-SOI가 있는데 고객을 얼마나 확보할지도 모릅니다.
인텔 파운드리에게 또 다른 화제라면 2018년 12월에 갑자기 발표된 포베로스입니다. MCM과 패키지 온 패키지 PoP를 조합한 것처럼 보이는데, 일부 다이는 TSV를 사용해 저전력 로직 위에 고밀도 메모리나 안테나를 구현하거나, 파워 레귤레이터 위에 포토닉스 디바이스를 구현하는 게 가능해집니다.
인텔은 14nm 아톰과 I/O 칩 위에 10nm로 제조한 코어 프로세서를 올리고, 그 위에 메모리까지 넣은 모바일 SoC를 예로 들었습니다. 하지만 이게 어느 정도로 전력을 쓰는지, TSV가 열 확산에 도움이 되는지 알 수 없습니다. 설마 메모리를 방열판으로 쓰진 못하겠죠. 인텔 파운드리 페이지에서도 아직은 EMIB (Embedded Multi-die Interconnect Bridge)를 최신 기술이라 설명하며, 포베로스는 현재 널리 쓸 정도의 완성도는 아닌 듯 합니다.
글로벌 파운드리: 7nm 이상을 취소, 큰 노선 전환
2018년 8월에 글로벌 파운드리는 7nm 이후 공정의 무기한 연기(라 쓰고 취소라고 읽는다)를 결정했습니다. 글로벌 파운드리는 ASML의 NXE: 3400B를 적어도 2대 구입했겠지만 이걸 어떻게 처리할건지는 아직 모릅니다. 글로벌 파운드리는 2014년에 IBM에서 반도체 사업, 기술, 엔지니어를 통째로 인수하고 IBM에 10년 간 서버 제품을 독점 공급하기로 계약을 맺었습니다. 그런데 7nm를 취소하면서 계약이 어떻게 될 것인지 알기 어려워졌습니다.
원래 IBM은 반도체 제조 부문을 글로벌 파운드리에 넘기면서 15억 달러를 지불했습니다. 받은 게 아니라 냈습니다. 그만큼 적자였다는 소리입니다. 그럼 7nm 공정을 포기하면서 위약금을 내거나 기술진이 다시 IBM으로 갈 가능성도 있습니다. 도입한 반도체 장비는 ASML에 다시 매각, ASML은 이를 최신 버전으로 업그레이드해서 판매할 수도 있습니다.
이런 상황 때문에 글로벌 파운드리의 주요 공정은 14/12nm가 됐습니다. 아직 이 부분의 수요는 큽니다. AMD도 에픽의 코어만 7nm로 만들고 I/O 칩은 계속해서 14nm로 만듭니다. 서버 뿐만 아니라 모바일과 데스크탑에서도 이런 구성은 계속될 겁니다. 그럼 14nm I/O는 여전히 글로벌 파운드리에서 생산할테니 갑자기 수요가 끊기진 않습니다. 또 GPU도 7nm의 본격 공급 전까지는 폴라리스를 계속해서 판매할 겁니다. 글로벌 파운드리는 그 동안 새로운 고객을 찾아야 합니다.
그러기 위해서 글로벌 파운드리는 저전력 프로세스 옵션, RF/아날로그의 강화, 임베디드 메모리 옵션을 2018년 9월에 발표했습니다. 임베디드 메모리는 2018년 IEDM에서 22nm FD-SOI 프로세스에 MRAM을 통합, 양산 수준까지 도달했습니다. 다음에는 MRAM을 14/12nm FinFET에 도입할 예정입니다. 이게 실현되면 자동차 EUC를 위한 MCU에 적용할 수 있어 수요가 늘어나리라 보입니다. 글로벌 파운드리의 14LPP는 오토모티브 그레이드 2를 보유, ADAS 제품을 어필하고 있으며 앞으로 IVI나 ECU까지 노릴 것입니다. PC에선 칩셋, 10GbE 네트워크 컨트롤러 정도에 그칩니다.
스와마망
