TSMC: PC 업계에서도 존재감이 늘어난 세계 최대 파운드리

 

TSMC와 PC와의 관계는(이전에는 아니었으나 지금은) 의외로 크지 않습니다. NVIDIA 지포스 시리즈와 칩셋, 주변기기 정도가 전부이며, 이곳의 기본은 스마트폰 SoC입니다. 그러나 글로벌 파운드리가 7nm 세대 개발을 포기하면서 AMD가 TSMC로 건너와, TSMC이 PC 시장에서 존재감이 부쩍 커졌습니다. 

 

 

Arm TechCon 2018에서 TSMC가 시장별 프로세스를 설명한 자료입니다. 2017년 자료와 비교하면 N10(10nm)가 완전히 사라지고 그 대신 N5(5nm)가 들어왔습니다. N10의 수요가 매우 적고 애플 A11 프로세서 정도만 사용했다고 합니다. TSMC도 N10을 적극적으로 판매하기보다는 7nm 이상으로 유도를 진행하고 있다보니 N10이 사라지는 건 지극히 당연해 보입니다.

 

7nm 공정의 첫번째 세대인 N7은 ArF와 액침 공정을 사용하고, 차세대인 N7+는 EUV를 사용합니다. N7로 제조한 제품 중 이미 출시된 건 애플 A12, 하이실리콘 기린 980, AMD 라데온 인스팅트 MI50/60(베가 7nm), 비트메인 BM1391이 있습니다. 작년에 샘플이 출시된 건 브로드컴 400G PAM-4 PHY, AMD Zen 2, 퀄컴 스냅드래곤 855/8cx입니다. 그리고 올해 테이프 아웃되어 프로토타입이 나올 것으로 보이는 건 자일링스 Versal, 암페어 컴퓨팅의 퀵실버, 에스페란토 테크놀러지의 ET-Maxion/ET-Minon, Pezy 컴퓨팅의 PEZY-SC3입니다. 한마디로 몹시 순조롭게 개발 중입니다. 

 

 

TSMC는 트랜지스터 층의 프로세스 기술을 발표하지 않았습니다. 인텔은 TSMC의 7nm가 LELELE(액침+ArF의 트리플 패터닝)이라고 주장하지만, SAQP(Self-Aligning Quad Patterning)이라고 설명하는 자료도 있습니다. LELELE와 SAQP를 비교하면 SAQP가 LELELELE(액침+ArF의 쿼드 패터닝)보다 50%나 더 비쌉니다. 하지만 LE를 4번 반복하면 제조 난이도가 매우 높아져, LELELE와 SAQP가 비슷한 수준이라고 보기도 합니다. 어느 쪽이 더 비싼지는 알지 못하나, EDA 업체는 TSMC의 7nm 툴에 멀티 컬리링 지원이라 표현하고 있으니 LELELE를 사용했으리라 추측됩니다. 

 

프로세스	TSMC N7	삼성 7nm	인텔 10nm
CPP (Contact Gate Pitch)	54nm	54nm	54nm
MMP (Minimum Metal Pitch)	40nm	36nm	36nm

 

TSMC N7의 밀도는 인텔 10nm와 비슷합니다. TSMC, 삼성, 인텔을 비교한 표를 보면 TSMC가 가장 좋습니다. 삼성과 인텔은 CPP/MMP가 같으나, 삼성은 7nm 1세대일 뿐더러 노광에 EUV를 쓰기에 만들기가 비교적 쉽습니다. 반면 인텔은 이걸 SAQP로 구현하기에 제조 난이도가 가장 어렵습니다. 그래서 지금까지 10nm 제품을 제대로 만들지 못했습니다. 

 

배선층	Pitch	배선 재료
M0	40nm	구리 + 코발트 라이너
M1	56nm	구리 + 코발트 라이너
M2 / M3	40nm	구리 + 코발트 라이너
M4 ~ M9	80nm	구리
M10 / M11	128nm	구리
M12 / M13	720nm	구리

 

트랜지스터 층 뿐만 아니라 배선층도 제조가 어렵긴 마찬가지입니다. TSMC도 배선층을 자세히 공개하진 않았으나 글로벌 파운드리가 예정한 7nm와 매우 비슷하다는 이야기가 있습니다. 위 표는 글로벌 파운드리의 7nm 공정에서 M0~M12의 13층 배선층 구성입니다. M0~M3까지는 SADP, 그 다음은 ArF+액침입니다. 크게 무리하지 않는 구성입니다. TSMC도 이것과 가까운 치수가 나온다고 합니다. 배선 재료는 모르지만. 

 

 

이를 종합하면 TSMC가 첨단 기술을 적극 도입하는 게 아니라, 확실하게 실현할 수 있는 걸 쓴다는 말입니다. 이것이 많은 고객을 확보한 이유입니다. TSMC의 N7은 16FF+보다 35%의 성능 향상과 60%의 전력 효율, 3.3배의 게이트 밀도(트랜지스터 밀도만 따지면 2.7배)를 실현했습니다. TSMC의 주장보다는 AMD가 설명한 내용이 더 현실적일 듯 한데, 게이트 밀도는 거의 2배라고 하네요. 3.3배 향상은 아무리 봐도 무리죠.

 

그래서 2019년에 나오는 Zen 2 기반 라이젠, Navi 기반 라데온은 N7로 제조됩니다. 그리고 올해 안에 EUV를 사용한 N7+로 제조한 제품의 샘플이 나옵니다. Zen 3에 해당되는데, 초기 샘플은 올해 말까지는 공개될 가능성이 있습니다. 하지만 N7+은 트랜지스터 자체에 큰 차이가 없다고 합니다. 2018년 5월에 열린 TSMC 2018 테크놀러지 심포니엄에서 N7+는 N7과 비교햇을 때 동일 성능 시 소비 전력은 10%, 게이트 밀도가 20% 개선됐다고 합니다. 

 

이는 주로 배선층의 연구에 의한 것입니다. SADP와 SAQP의 문제는 배선이 1차원이라는 겁니다. 위에 나온 그림을 다시 보면 이해가 쉬울텐데, LELE라면 2차원 배선이 됩니다. 그러나 SADP/SAQP는 하나의 배선층에서 한쪽 방향의 배선만 만들 수 있기에, 실제로는 여러 층의 배선이 수직을 이루도록 구성하고 이를 통해 우회하는 형태가 됩니다. 그 결과 배선 거리가 늘어나는 단점이 있습니다. 

 

나중에 다른 글에서 설명하겠으나 최신 공정에선 트랜지스터 그 자체보다 배선의 기생 용량 때문에 신호의 지연이 커지는 부작용이 생겼습니다. 그리고 전자 이동 문제도 있어 재질과 배선 방법에 한계가 도달했습니다. EUV를 써서 이 문제를 완화한다면 과장된 표현이나, 최소한 2차원 배선이 가능해지면서 배선의 기생 용량을 줄일 수 있게 됩니다. 또 배선을 줄이면 밀도를 그만큼 높이기도 어렵지 않습니다. 원래 SADP/SAQP 구현에서 우회해서 배선하기에 밀도를 높이기가 힘들었습니다. 

 

 

7nm 세대에선 VIA Piller라는 기법이 널리 보급됐습니다. 스탠다드 셀의 내부 연결이나 인접한 스탠다드 셀의 연결에서 M0/M1 같은 아래쪽 배선층을 사용하는 게 일반적입니다. 그런데 지금은 M0/M1의 저항 값이 높아지면서 이런 아래쪽 배선층을 써도 저항 값을 최소화하기가 힘든 경우가 있습니다. 이럴 때 VIA를 거쳐서 배선을 더 높은 M2까지 연결하는 방법이 VIA 필러입니다. 이 경으 M0/M1은 트랜지스터와 VIA를 연결하는 데 쓰지만, 이러면 M2 이상의 배선층을 압박하게 됩니다. 이들 문제는 EUV의 도입으로 상당 부분 완화됩니다.

 

 

이 EUV는 참 오랫동안 '몇 년 안에 실현된다'고 말하면서 전혀 실용화되지 않았습니다. 그 가장 큰 이유는 EUV 광원 출력이 생각대로 오르지 않아서입니다. ASML의 NXE:3400이란 EUV 노광 장치의 광학계는 ZEISS Starlith 3400를 씁니다. EUV 마스크를 제외하면 9개의 반사 거울로 구성됩니다. ArF는 렌즈를 사용해 빛을 모으기에 광원의 출력이 높지 않아도 되고, ArF 광원은 오랫동안 사용한 실적이 있어 출력을 높이기가 어렵지 않습니다. 그러나 EUV는 거울을 거치면서 빛의 출력이 점점 떨어집니다. 광원의 출력이 오르지 않는다면 1장의 웨이퍼를 노광하기 위해 긴 시간 동안 빛을 쬐야 합니다. 즉 정해진 시간 안에 생산하는 웨이퍼의 수량이 크게 떨어집니다. 

 

 

그럼 지금은 어디까지 발전했을까요? 이론적으로 노광 장치의 가동률이 100%라면 하루 2천장, 여기에 웨이퍼를 넣고 빼거나 마스크를 교환하니 실제 처리량은 2018년 말 기준으로 하루 1천장 수준입니다. ASML의 이 데이터에서 예시로 든 고객이 어딘지는 모르겠지만 TSMC나 삼성 둘 중 하나겠지요. 

 

 

ASML은 2019년에 1시간 당 125장에서 155장으로 처리량을 높인 NXE: 3400B를 출시합니다. 2020년에는 170장을 생산하는 NXE:3400C를 출시할 예정입니다. 2021년에는 185장, 2023년에는 개구율(NA)를 0.55까지 높인다지만 그건 기술적으로 갈 길이 멀어 보이는군요.

 

그럼 2020년 쯤 되면 ArF+액침 더블 패터닝과 같은 수준의 처리량이 나온다는 소리입니다. 2014년에 글로벌 파운드리의 Subramani Kengeri는 최소 200~450W의 광원 출력이 필요하다고 말했습니다. 최근에는 300W에 도달했으니 이제 양산을 실현할 수준까지 올라온 것입니다. 

 

이런 상황에서 TSMC는 2018년 10월에 N7+의 첫 테스트 칩을 테이프 아웃하고, 현재는 시험 생산 중입니다. 대량 생산으로 언제 옮길지는 시험 생산의 상황에 따라 달라지겠으나, 큰 문제가 없다면 3~4분기 안에 대량 생산으로 넘어갑니다. N7은 2017년 상반기에 시험 생산을 시작하고 2018년 4월에 대량 생산을 시작했습니다. 이와 똑같이 계산하면 2019년 8월~9월에 시험 생산을 끝내고 양산에 들어가도 이상하지 않습니다. 그럼 이 공정을 쓰는 내부 테스트 샘플인 알파 샘플은 11월이나 12월에 나온다는 셈입니다. 알파 샘플에 문제가 없으면 베타 셈플, 흔히들 말하는 엔지니어링 샘플이 OEM에 공급되는데 그건 2020년입니다.

 

TSMC는 2019년 1분기에 N5(5nm)의 시험 생산을 시작할 예정입니다. 순조롭게 진행되면 2020년 1분기에 대량 생산에 들어가며, 바로 생산을 시작하면 알파 샘플이 2020년 6월, 베타 샘플은 9월에 나옵니다. 즉 양산 제품의 출시는 빨라야 2020년 말입니다. 무엇보다 이 일정은 N7+와 N5+가 아무런 문제 없이 원활히 진행된다는 전제를 깔고 있습니다. 나중에 어떻게 될지 다시 봐야 합니다.

 

 

삼성: 7nm의 파트너는 IBM과 NVIDIA

 

삼성은 2018년 10월 18일에 7nm EUV의 시험 생산을 시작했다고 발표했습니다. 원래 2019년부터 시작할 예정이었던 걸 2달 정도 앞당긴 셈입니다. TSMC 역시 10월에 시험 생산을 시작했지만 삼성 파운드리가 더 빠릅니다. 또 2018년 12월 20일에 IBM은 삼성과 15년 동안 R&D 파트너쉽을 맺고, 자사의 Power 시스템과 IBM Z 시리즈, 리눅스 원을 위한 프로세서를 삼성 7nm 공정으로 제조한다고 발표했습니다. 여기에 삼성의 모바일 SoC에 NVIDIA까지 있으니 물량이 많아 보일수도 있습니다. 

 

 

삼성의 공정은 크게 4가지가 있습니다. 14nm는 글로벌 파운드리의 14LPP/14LPE에 추가로 14LPP의 저가형인 14LPC, 14LPC의 저전력 버전인 14LPU, 14LPP의 셀 라이브러리를 줄인 11LPP의 5가지로 나뉩니다. 이건 2017년에 이미 발표된 내용대로입니다. 여기서 트랜지스터를 줄인 10LPE, 고속 버전인 10LPP가 있습니다. 이걸로 모바일 SoC를 생산합니다. 여기서 셀 라이브러리를 줄인 8LPP와 그 저전력 버전인 8LPU가 나옵니다.

 

8LPP는 공식적으로 발표하지 않았으나 2018년 11월에 발표한 엑시노스 9820에서 이걸 썼다고 생각됩니다. 엑시노스 9820의 기존 모델인 엑시노스 9810은 삼성이 독자 개발한 M3 코어를 탑재하는데, 이는 디코딩 6명령/사이클에 12명령 이슈 포트를 지닌 아웃 오브 오더 구성의 고성능 프로세서입니다. 엑시노스 9820은 M3의 후속작인 M4를 탑재하며, 역시 고성능 구성을 섰으리라 생각되지만 이건 이 글의 본론이 아니니 넘어갑시다. 

 

그 다음 세대가 이 글의 주제인 7LPP입니다. 2018년 로드맵에선 7LPP에 이어 6nm/5nm 라인업, 4nm에서 GAA(게이트 올 어라운드)를 도입한다고 설명했습니다. 그러나 삼성 파운드리 포럼 2018에선 4nm에서 GAA를 쓰지 않아도 성능을 낼 수 있다고 판단해 FinFET를 유지합니다. 그리고 6nm를 생략, 결과적으로는 5LPE/4LPE/4LPP가 나옵니다. GAA는 3nm 세대에서 씁니다. 삼성은 3GAAE를 2019년에 내놓으려 하지만, 이 공정으로 생산을 한다는 게 아니라 디자인 키트나 PDK의 제공으로 보입니다.

 

 

인텔만큼은 아니어도 삼성도 트랜지스터 크기를 줄이기 위해 노력 중입니다. 삼성은 이를 스마트 스케일링이라 부르는데, 셀 양 끝에 더미 게이트를 넣는 게 아니라 더미 게이트를 하나로 줄여 셀 크기를 줄인다거나, 컨택트의 위치를 움직여 활성 게이트에 컨택트를 구축(COAG : Contact Over Active Gate)하는 방법을 쓰고 있습니다. 셀 라이브러리의 크기도 8LPP는 7.875T의 라이브러리를 씁니다. 

 

X 커플은 EUV니 대각선으로 배선이 가능하며, 이를 M0이나 M1에 주어 셀의 크기를 더 줄일 수 있다는 의미입니다. 다반 기본적으로 DR Compatibility라는 틀에 들어간 모든 프로세스는 IP와 레이아웃을 다시 쓰도록 설계해, 미세화된 공정보다 쉽게 마이그레이션이 된다는 게 삼성의 설명입니다. 

 

 

또 MDB(Mixed Diffusion Break)라는 방식도 준비 중입니다. 어느 프로세스에서 이걸 도입하는지는 밝혀지지 않았습니다.  pMOS는 Single Diffusion Break, nMOS는 Double Diffusion Break를 구성하는 방식으로, nMOS에 스트레스를 조절해 성능을 개선하는 방식입니다.

 

 

EUV의 경우 7LPP는 10LPP와 비교해 40%의 면적 축소와 20%의 성능 향상, 50%의 소비 전력 절감이 가능합니다. 

 

TSMC가 N7에서 N7+로 올린 것과 비교하면 성능이 많이 상승했으나, 이는 트랜지스터나 배선층 미세화도 함께 했다는 이야기입니다. 반대로 TSMC와 N7+를 10FF와 비교하면 같은 수준의 성능 향상이 있으니 동급이 될 겁니다. 대량 생산의 시기나 웨이퍼의 생산량에 대해 구체적으로 나오진 않았지만, 삼성은 TSMC와 똑같이 ASML의 NXE: 3400 시리즈를 사용하기에 대체적으로 비슷한 수치가 나올 것입니다. 즉 시험 생산을 시작한 시기가 같고, 대량 생산이 시작할 시기도 크게 차이나진 않다는 결론입니다. 그럼 여기도 알파 샘플이 올해 11~12월, 베타 샘플이 2020년에 나옵니다. 따라서 NVIDIA의 차기 제품은 2020년에 나옵니다.

 

 

삼성은 패키지도 여러 개발을 진행 중입니다. FOPLP-POP까지 실용화해 앞으로 진정한 3D 패키지에 주력해 나간다는 계획입니다. 삼성은 DRAM 시장에서 3DS 패키징의 DDR4 메모리를 양산 중이며, 그런 의미에서 3D SIP 구축에 필요한 TSV 구현 수준이 다른 회사보다 높습니다. 이 3D SIP는 인텔의 적측 패키지인 포베로스에 경쟁하거나, 혹은 포베로스가 3D SIP와 경쟁하기 위해 나왔다고 할 수도 있습니다. GPU에서 이 패키지의 의미가 크진 않을 듯 합니다. 어쨌건 발열 문제가 상대적으로 더 큰 모바일 SoC에서 유용하리라 보입니다. 

 

 

삼성은 14nm 공정에서 한국 S1과 미국 S2에 위치한 3곳의 공장에서 생산 중이지만, EUV는 S3에서 시험 생산하고 본격 양산은 S3 옆에서 건설 중인 EUV에서 맡게 됩니다. S4는 아직 그 용도를 알지 못합니다. 

 

 

ASML의 장비를 도입하는 Fab의 사진입니다. 삼성 로고 아래에 있는 게 EUV 라인입니다. 그 옆에서 기초 공사중인 게 S4일지도?