ArF 액침와 EUV의 경계. 7nm 

데이터센터나 스마트폰의 프로세서와 SoC에 쓰는 최첨단 로직의 반도체 제조 기술은 14nm에서 10nm, 7nm로 바뀌어가고 있습니다. 반도체 제조 기술의 연구 개발 성과가 공개되는 국제 학회에서도 최근 2~3년은 10nm와 7nm의 CMOS 프로세스의 제조 기술이 잇따라 발표됐습니다.

 

10nm CMOS 프로세스와 7nm CMOS 프로세스에서 크게 다른 점은 리소그래피(노광) 기술입니다. 10nm는 가장 미세한 패턴의 리소그래피에 ArF 액침 노광과 멀티 패터닝 기술을 결합했습니다. 이에 비해 7nm CMOS는 일부 미세 가공 층에 EUV(Extreme Ultra-Violet) 리소그래피를 추가한 플랫폼이 등장했습니다. 또 EUV를 쓰지 않는 7nm 플랫폼도 발표됐습니다. 7nm가 EUV 도입의 첫 단계임을 알 수 있습니다.

 

2016년 후반부터 2017년 초반에는 7nm CMOS 프로세스의 일부 가공 층에 처음으로 EUV 리소그래피를 도입할거라는 전망이 적지 않았습니다. 그러나 2017년 말 기준으로 7nm EUV 리소그래피의 도입은 상당히 조심스러워졌습니다.

 

7nm CMOS 공정의 양산이 시작될 시점에는 EUV 리소그래피가 도입되지 않습니다. 대신 ArF 액침 노광과 멀티 패터닝 기술을 조합해 제조합니다. EUV 리소그래피는 빨라도 7nm의 개선 버전부터 추가되는 것으로 TSMC와 글로벌 파운드리가 로드맵을 잡고 있습니다.

 

삼성전자는 7nm에서 EUV 리소그래피를 도입한다고 발표했으나, 2017년 10월에는 EUV를 쓰지 않고 10nm에서 미세화한 8nm FinFET 프로세스(8LPP)를 발표, EUV 도입을 미뤘습니다. 세계 최대 규모의 반도체 기업인 인텔도 7nm 프로세스 기술을 아직 밝히지 않았습니다. 대신 파운드리 업체의 7nm와 거의 같은 수준의 미세화를 실현한 10nm CMOS 공정을 2017년 3월 28일의 이벤트에서 일부 공개했습니다. 물론 여기에도 EUV는 없습니다.

 

 

인텔 10nm와 글로벌 파운드리/TSMC의 7nm는 밀도가 거의 같음

 

EUV를 쓰지 않고 미세화를 극한으로 추구한 CMOS 프로세스는 현재 TSMC, 글로벌 파운드리, 인텔이 컨퍼런스에서 발표한 상황입니다. TSMC는 7nm CMOS 프로세스 기술을 2016년 12월의 IEDM에서, 글로벌 파운드리는 7nm의 CMOS 프로세스 기술을 2017년 12의 IEDM에서, 인텔은 10nm CMOS 프로세스 기술을 IEDM 2017에서 발표했습니다.

 

이들 프로세스 기술을 비교하면 미세화 수준이 거의 같습니다. 공정 미세화의 대표적인 지표인 게이트 피치x최소 메탈 배선 피치와 SRAM 셀 면적의 값은 세개 회사가 모두 비슷합니다.

 

또 14/16nm CMOS 공정과 비교해도 비슷한 수준으로 발전했습니다. 인텔은 14nm와 비교해서 트랜지스터 밀도가 2.7배 증가, SRAM 셀 면적이 절반으로 줄었다고 말합니다. 글로벌 파운드리는 14nm에 비해 동작 클럭이 40% 향상, 소비 전력은 55% 줄어들고 로직 게이트의 밀도는 2.8배 늘어난다고 말합니다. 그리고 TSMC는 16nm에 비해 동작 클럭이 40% 향상, 소비 전력은 65% 감소, 논리 게이트의 밀도는 3.3배 증가했다고 설명합니다.

 

 

글로벌 파운드리가 개발한 7nm 세대의 CMOS 플랫폼 성능. 가로는 작동 클럭, 세로는 전력.

 

 

다양한 게이트 전압을 구분해 빠른 속도와 낮은 전력을 도모

 

인텔과 글로벌 파운드리, TSMC가 발표한 첨단 CMOS 플랫폼을 좀 더 자세히 봅시다. 우선 리소그래피 기술입니다. 인텔과 글로벌 파운드리는 ArF 액침 노광과 SAMP(Self Aligned Muti-Patterning) 기술을 조합해 미세한 회로 패턴을 형성했습니다. 인텔과 글로벌 파운드리는 SAQP(Self-Aligned Quadruple Patterning)을 처음으로 도입했습니다. 인텔은 FinFET 핀과 미세 피치의 메탈 배선(M0 층과 M1 층)에, 글로벌 파운드리는 FinFET의 핀에 SAQP을 적용했습니다.

 

TSMC 멀티 패터닝 기술의 상세 내역은 알려지지 않았으며 핀 피치와 게이트 피치도 공개하지 않았습니다. 그러나 인텔이 발표한 자료를 가지고 추정하면 TSMC의 멀티 패터닝 기술은 피치 스플릿(LELE : Litho-Etch-Litho-Etch와 LELELE : Litho-Etch-Litho-Etch -Litho-Etch)일 것으로 보입니다.

 

인텔이 계산한 제조 비용은 SADP와 LELE가 거의 비슷하고, SAQP와 LELELE가 거의 같습니다. 그러나 미세화는 SADP와 SAQP가 유리합니다. SADP도 LELELE보다 더 미세한 40nm 피치 가공이 가능한 반면, LELE는 약 60nm 피치, LELELE는 약 45nm 피치가 한계입니다.

 

 

인텔의 SAMP와 SAQP 비교

 

다음은 트랜지스터 기술입니다. 이들 회사들은 게이트 전압이 다른 벌크 FinFET을 구분해 빠른 속도와 낮은 전력을 도모하고 있습니다. 3~4가지의 게이트 전압을 갖춘 FinFET을 준비합니다. 게이트 전압이 낮은 FinFET는 빠르게 동작하지만 누설 전류가 큽니다. 게이트 전압이 높은 FinFET은 누설 전류는 작지만 느립니다. 필요한 트랜지스터에 따라 적절한 게이트 전압의 트랜지스터를 배치합니다.

 

또 컨택트의 재료에도 나름의 변화가 있습니다. 인텔과 글로벌 파운드리는 컨택트의 메탈 재료에 코발트(Co)를 썼습니다. 그 전까지는 텅스텐(W)을 썼습니다. 인텔은 코발트를 써서 컨택트 저항이 텅스텐보다 40% 이하로 줄어든다고 IEDM 2017의 강연에서 말합니다. 미세화에 따라 컨택트의 단면적을 축소하는 건 저항의 증가로 직결됩니다. 메탈 재료를 바꿔 저항의증가를 억제하는 선택입니다.

 

 

게이트 컨택트를 활성 영역에

2017년 12월의 IEDM 2017에서 인텔이 발표한 10nm 공정과, 글로벌 파운드리가 발표한 7nm 공정에선 논리 회로의 기본인 표준 셀을 축소하는 방안이 일부 포함됐습니다.

 

 

인텔의 연구는 크게 2개입니다. 하나는 게이트의 컨택트를 활성 영역에 배치한 것으로 COAG(Contact Over Active Gate)라 부릅니다. 기존에는 활성 영역의 외부에 게이트 전극을 끌어내 컨택트를 배치했기에 셀이 커졌습니다. COAG를 쓰면 표준 셀은 작아집니다. 대신 확산층의 컨택트와 게이트 컨택트의 누전 위험이 높아집니다. 그래서 확산층의 컨택트를 에칭 가공할 때 질화 실리콘(SiC)의 식각층을 넣어 단락을 막았습니다.

 

 

다른 하나는 서로 인접한 로직 셀 사이를 분리하는 더미 게이트의 수를 줄이는 것입니다. 기존에는 로직 셀의 경계와 가까운 위치에 더미 게이트를 넣어 로직 셀끼리 전기적으로 분리했습니다. 10nm 프로세스는 더미 게이트를 경계에 넣어 더미 게이트의 수를 절반으로 줄였는데, 이를 싱글 더미 게이트라 부릅니다.

 

표준 셀의 트랙 수를 줄여 셀 면적을 축소

글로벌 파운드리는 표준 셀 트랙(메탈 배선 수)를 줄여 셀의 높이를 낮추고 표준 셀 면적을 축소했습니다. 14nm 세대에서는 셀의 높이가 9트랙에 크기는 576nm였습니다. 이를 7nm 세대에서는 셀 높이를 6트랙으로 줄였습니다. 셀 높이의 크기는 240nm로 약 0.36배입니다.

 

그러나 6트랙은 SoC 로직 셀의 경우입니다. 글로벌 파운드리는 7nm CMOS 프로세스에서 SoC와 HPC(High Performance Client)의 두가지 플랫폼을 준비했습니다. HPC용 로직 셀의 트랙 수는 14nm와 같은 9트랙입니다. 셀 높이는 360mm입니다.

 

SoC 로직 셀 레이아웃(왼쪽)과 HPC 로직 셀 레이아웃(오른쪽). SoC는 1개의 FinFET이 2개의 핀으로 구성되지만 HPC는 4개의 핀으로 구성됩니다.

 

코발트를 다층 배선에 도입해 전류 밀도의 증가에 대처

여기에선 CMOS 프로세스의 백엔드에 해당하는 다층 배선 기술을 봅시다. 인텔과 글로벌 파운드리, TSMC가 발표한 CMOS 플랫폼의 금속 다층 배선은 12~13층으로 거의 같습니다. 글로벌 파운드리만 HPC에 17층 옵션이 있습니다.

 

다층 배선 피치는 아래쪽이 가장 좁고 위로 갈수록 넓어집니다. 인텔은 피치를 7단계(최소 피치 제외)로 매우 세밀하게 구분하지만 글로벌 파운드리는 3단계(SoC), TSMC도 3단계로 구분이 적습니다. 인텔은 자사 제품의 칩에 쓰기 위해 고성능 위주의 아키텍처를 쓰나, 글로벌 파운드리나 TSMC 같은 파운드리는 비용 절감이 우선입니다.

 

다층 배선 기술에서 주목해야 할 점은 인텔이 배선에 쓰는 금속으로 코발트(Co)를 도입했다는 것입니다. 바닥 족의 2층(M0과 M1)은 지금까지 써온 구리 대신 코발트를 주 재료로 대체했습니다. 공정 미세화로 배선의 전류 밀도가 늘어난 결과, 최근 구리 배선은 장기 신뢰성의 저하, 구체적으로는 일렉트로 마이그레이션 수명의 단축이 우려되는 상황입니다. 코발트는 구리에 비해 전자 이동 수명이 훨씬 깁니다. 대량의 저항은 구리보다 코발트가 높으나 미세한 구리 배선은 결정립계에 의한저항 증가가 문제가 되며, 코발트를 도입해도 배선 저항이 늘어나진 않습니다. 인텔은 바닥 쪽의 4개 층(M2~M5)에도 구리 코발트의 클래드 층을 추가해 전자 이동 수명을 확보했습니다.

 

 

인텔이 개발한 10nm CMOS 플랫폼의 다층 배선 구조(12층)의 단면을 현미경으로 관찰한 사진(TM1 제외)

 

 

글로벌 파운드리가 개발한 7nm CMOS 플랫폼의 다층 배선 구조(왼쪽)과 하단 배선층의 단면 관찰 이미지(오른쪽)

 

고밀도 SRAM 셀을 요구에 맞춰 준비

 

최첨단 CMOS 플랫폼의 성능을 확인하는 대표적인 회로가 SRAM 매크로입니다. SRAM 메모리 셀 어레이와 실리콘 다이를 만들어 테스트해 실제 성능은 어느 정도인지를 확인합니다.

 

10nm와 7nm에선 SRAM 메모리 셀 면적이 더 작아져 0.03제곱μm 아래로 떨어집니다. 2017년 12월 시점에 가장 작은 SRAM 셀은 글로벌 파운드리의 메모리 셀로, 실리콘 면적은 0.0269제곱μm에 불과합니다. 글로벌 파운드리는 32Mbit의 SRAM 매크로를 만들어 동작을 확인하고 있습니다.

 

SRAM은 캐시와 태그 버퍼에 쓰입니다. 최근에는 요구 사항에 따라 서로 다른 버전의 메모리 셀을 포함하는 경우가 많습니다. 인텔은 고밀도, 저전력, 고성능의 세가지 메모리 샐을 개발했습니다. 글로벌 파운드리는 고밀도와 고성능 버전의 메모리 셀을 준비합니다. 

 

 

EUV 리소그래피로의 전환을 전제로 한 회로 설계

이 밖에 글로벌 파운드리는 7nm CMOS 플랫폼도 일부 미세 가공층은 EUV 리소그래피로 전환을 전제로 깔고 개발했다고 IEDM 2017에서 언급했습니다. 트랜지스터를 제작하는 프론트 엔드와 다층 배선을 제작하는 백엔드 사이에 존재하는 미들 오브 라인(MOL)의 가공층, 컨택트, VIA는 앞으로 EUV 리소그래피를 도입한다고 가정했습니다. 이는 회로 설계를 바꿀 필요가 없이 쉽게 마이그레이션하기 위함입니다.

 

EUV 리소그래피 도입으로 마스크 스텝 수가 줄어드는데, 약 25% 정도를 전망하고 있습니다. 그러나 EUV 리소그래피 장비의 비용과 재료 비용, 마스크 제작 비용은 추가로 들어갑니다. ArF 액침 리소그래피는 투명 렌즈 광학계인데 EUV 리소그래피는 다층막 반사 렌즈의 반사 광학계입니다. 마스크도 반사 마스크, ArF 액침 투명 마스크가 근본적으로 다릅니다. EUV 리소그래피의 도입 초기에는 제조 비용이 크게 늘어나는 건 확실하며, 양산을 계속해 제조 비용을 낮춰 나간다는 계획입니다.

 

 

EUV 리소그래피에 의한 가공 패턴의 사례.

 

ArF 액침 리소그래피는 멀티 패터닝 기술을 도입해 연명해 왔습니다. SAQP 다음에는 가공 크기를 1/8로 줄인 SAOP가 있습니다. SAOP는 이론적으로 10nm 피치가 가능하나, 가공에 필요한 단계가 폭발적으로 증가합니다. 즉 처리량이 크게 줄어들고 제조 비용은 늘어납니다. SAOP를 최첨단 반도체의 양산에 도입할지는 아직 알지 못합니다. EUV 리소그래피 기술의 완성도가 SAOP의 행방을 크게 좌우할 것입니다.