물밑에서 급속히 진행되는 인텔의 2.5D/3D 적층 기술 개발

 

 

DARPA의 CHIPS 프로그램
　

인텔은 IEDM (IEEE International Electron Devices Meeting) 2019 반도체 학회에서 새로운 2.5D/3D 적층 기술인 Omni Directional Interconnect (ODI)와 3D 적층 기술인 포베로스의 구현에 대해 발표했습니다. 기조 강연에서는 앞으로의 적층 전략에 대해서도 설명했습니다. 여러 다이를 통합하는 적층 기술에 새로운 기술 요소를 더해, 거대한 단일 다이에 가까운 성능의 멀티 다이를 실현하려 합니다.

 

여러 다이로 프로세서를 구성하는 칩렛은 AMD가 먼저 시작했습니다. 그래서 AMD만 이 기술을 쓰는 것 같지만, 인텔도 멀티 다이 기술 개발에 앞장서고 있습니다. 칩렛은 2.5D와 3D 적층 기술이 필요한데, 인텔은 이 기술의 개발에 노력하고 있습니다. 미국 국방 고등 연구 계획국(Defense Advanced Research Projects Agency : DARPA)이 진행하는 칩렛 프로그램 Common Heterogeneous Integration and IP Reuse Strategies (CHIPS)에서 인텔이 핵심 열할을 맡았습니다.

 

 

2.5D 기술은 작은 칩렛으로 칩을 나누고, 패키지에서 칩렛 사이를 밀접하게 연결합니다. 2.5D는 칩을 나눠 제조 비용을 줄이고, 각가의 칩렛에 가장 적합한 프로세스 기술로 제조해 전체적으로 성능과 제조 비용에서 유리한 칩을 만듭니다. 3D도 목적은 같으나, 칩을 적층해서 실장 면적을 최소화합니다. 인텔은 서버용 제품을 2.5D로, 모바일은 3D 적층을 도입합니다. 그래서 쿠퍼레이크는 2.5D, 레이크필드는 3D를 사용합니다. 

 

 

1TB/제곱mm와 0.1pJ/bit를 목표로 삼은 인텔의 ODI

2.5D 기술의 관건은 칩렛 다이 사이를 연결하는 인터커넥트 기술입니다. 인터커넥트를 저전력, 광대역으로 구성해야 효율이 높습니다. 현재 2.5D는 TSV(Through Silicon Via) 기술을 사용한 패시브 실리콘 인터포저를 주로 사용합니다. 이를 대체할 기술로 인텔은 EMIB (Embedded Multi-die Interconnect Bridge)를 도입했습니다.

 

이번에 발표한 ODI는 EMIB와는 또 다른 2.5D, 혹은 3D 적층 기술입니다. ODI를 EMIB의 대안으로 쓸 수 있으나, EMIB로는 커버하지 못하는 분야에 도입하는 게 주 목적입니다. 예를 들어 ODI는 직접 다이 사이를 연결해 1TB/제곱mm의 전송 대역폭을 제공하며, 전송에 필요한 에너지는 0.1pJ/bit이라고 설명합니다. TSV 인터포저와 EMIB에선 불가능한 성능을 더 저렴하고 더 쉽게 실현하는 게 ODI입니다. 2.5D는 현재 1pj/bit 이하의 에너지가 목표인데, ODI는 그보다 더 낮습니다.

 

 

지금의 55um 마이크로 범프보다 더 작은 범프

그 밖에도 인텔은 인터커넥트 범프 피치를 좁히고, 면적 당 대역폭의 밀도를 높여 나가는 방향이라고 설명했습니다. 현재 TSV 접속에서 사용하는 마이크로범프의 피치는 대부분 55μm입니다. 그러나 인텔은 범프를 20μm 이하로 줄이고, 한발 더 나아가 5μm까지 줄이려 합니다. 범프 밀도를 높여 칩렛 사이의 수직 결합을 더 밀접하게 실현합니다.

 

 

물론 현재의 패키징 공정에서 사용하는 열 압착 본딩(Thermal Compression Bonding)으로는 이 크기를 실현하지 못합니다. 그래서 인텔은 구리 접시Cu Dishing)를 사용하는 하이브리드 본딩 (Hybrid Bonding)을 계획 중입니다. 또 20μm 피치 이하의 공정에서는 Die-to-Wafer, 5μm 피치 이하에서는 (Wafer-to-Wafer로 바꿔 나갑니다. 칩을 만드는 방법을 근본적으로 바꿔 나가겠다는 소리입니다. 

 

인텔은 다이 내부의 트랜지스터도 nmos와 pmos의 적층, 순차 통합 3D 칩 등의 목표를 제시하며 다이 내부도 3D 구조로 바꾸려 합니다. 다이 외부는 새로운 기술로 적층을 추진하려 합니다. 인텔의 이 계획이 실현되면 지금과는 다른 조밀한 연결로 적층된 칩이 당연해집니다.

 

 

구멍과 기둥의 두 가지 ODI 

 

보통의 3D 패키지는 베이스 다이와 탑 다이를 TSV 배선으로 연결합니다. 하이엔드 GPU 같은 2.5D 패키징은 실리콘 인터포저를 써서 베이스 다이와 메모리 등을 연결합니다. 둘 다 장단점이 있습니다. 인텔의 ODI는 2.5D처럼 저렴하고 만들고 쉽지만 3D 패키징 수준의 성능을 제공하는 게 목표입니다.

 

 

ODI는 두 가지 방식이 있습니다. 구멍(Cavity)은 패키지에 구멍을 뚫고 거기에 베이스 다이를 넣습니다.

 

 

구리 기둥(Copper Pillar)은 패키지 기판과 탑 다이 사이를 구리 기둥으로 연결합니다. 

 

 

이렇게 보면 ODI는 인텔 EMIB 기술과 비슷한 2.5D 솔루션처럼 보이지만 실제로는 많이 다릅니다. EMIB는 4 레이어 배선의 작은 패시브 실리콘 칩을 패키지에 넣고, EMIB는 2개의 탑 다이를 연결하는 역할만 합니다. 하지만 구멍 방식의 ODI는 베이스 다이가 TSV에 수직 배선으로 연결됩니다. 베이스 다이에 기능을 넣어 액티브 다이로 만들 수도 있습니다. 또 실리콘 인터포저의 크기를 줄여 액티브 다이로 만든 3D 패키지도 가능합니다. 

 

 

다양한 2.5D와 3D 변형이 가능한 ODI 기술 

 

 

따라서 ODI로 다양한 2.5D와 3D 조합이 가능해집니다. 가속기나 주변 장치를 메인 프로세서 아래에 넣는 것도 가능합니다. 베이스 다이의 크기를 자유로이 할 수 있어, 프로세서와 베이스 다이를 패키지 기판에 연결하는데 필요한 전력 공급과 고속 신호 구현도 문제가 없습니다.

 

 

포베로스의 구성은 이렇습니다. 프로세서인 탑 다이와 주변 기능을 포함한 베이스 다이를 1대 1로 연결하고, 베이스 다이를 TSV 패키지 기판과 연결합니다. TSV 인터포저를 액티브 디바이스로 만든 것 같은 구성입니다. 포베로스는 TSV를 통해 탇 다이의 프로세서에 전력을 공급합니다. 그러나 ODI는 그러지 않아도 되니 베이스 다이의 TSV 기술이 단순해집니다. 

 

 

다이를 일부만 겹치는 방식도 ODI에서 가능해집니다. 메모리와 프로세서를 직접 연결할 때, HBM3 같은 고속 메모리도 맞추기가 쉽습니다. 메모리와 프로세서를 패키지 기판에 직접 연결하기에 전력이나 신호 품질에 문제가 없습니다. 이런 구성은 3D나 2.5D라고 말하기가 애매합니다.

 

이런 기술은 인텔 외에 다른 회사도 다양한 솔루션을 제시하고 있습니다. 그러나 가장 큰 CPU 회사인 인텔이 새로운 기술을 제시한다는 의미는 큽니다. 인텔은 다이 적층 기술을 통해 프로세서를 개혁하길 원하며, 여기에 필요한 새로운 기술을 추가했습니다.

 

하지만 인텔이 ODI 같은 새로운 패키징으로 제품을 만드려면 다양한 문제를 해결해야 합니다. 양산이 가능하도록 기술을 발전시키고, 패키지 공급 업체에 기술을 이전해줘야 할지도 모릅니다.