6층 3D 크로스 포인트 PCM인 3D XPCM의 구조도. 주변 회로의 실리콘 면적을 줄이기 위해 디코더와 센스 앰프를 메모리 셀 어레이의 아래에 배치합니다.
IBM과 Macronix International의 공동 연구 그룹은 상변화 메모리(PCM)를 기억 소자로 쓰는 크로스 포인트 구조의 대용량 비 휘발성 메모리 기술의 개발 성과를 국제학회인 VLSI 심포지엄에 발표하고, 1Tbit/다이의 큰 용량을 6층 3차원 적층 크로스 포인트 기술과 1Znm 세대의 미세 제조 기술로 실현할 수 있다고 설명했습니다.
두 회서는 전부터 PCM의 공동 연구 프로젝트인 IBM/Macronix Phase Change Memory Joint Project를 진행하고 있습니다. 5월에 미국에서 열린 국제 메모리 워크숍(IMW)에선 PCM를 기억 소자로 쓰는 크로스 포인트 구조의 메모리 셀 기술을 일부 공개했습니다. 이번 VLSI 심포지엄에서 발표한 개발 성과는 IMW에 이어지는 내용입니다.
메모리 셀은 2개의 기억 소자와 2개의 셀렉터를 적층한 구조로, 기억 소자는 PCM, 셀렉터는 오보닉 스위치(OTS : Ovonic Threshold Switch)를 사용합니다. PCM의 조성은 GST-225라는 표준 방식으로, Ge가 2, Sb가 2, Te 5의 비율로 만든 칼코게 나이드 합금 GeSbTe 입니다.
OTS의 칼코게 나이드 합금은 두 종류의 조성을 검토 중입니다. 하나는 OTS-A(IMW는 Selector A로 표기)라고 부르는 TeAsGeSiSe 기반의 합금이며, 다른 하나는 OTS-B(IMW는 Selector B)라고 부르는 AsSeGe 기반 합금입니다. 이러한 메모리 셀 기술은 IMW과 VLSI 심포지엄에서 발표한 내용이 같습니다.
두 종류의 OTS 셀렉터로 직경 80nm의 메모리 셀을 만들어, 데이터 리프레시 동작(리셋과 세트) 시 전류/전압 특성을 척정했습니다. 읽기 마진을 극대화하는데 필요한 리프레시 전압 펄스 폭은 약 100ns입니다. 전압의 크기는 리셋이 3.7V, 세트가 2.7V입니다.
메모리 셀의 게이트 전압과 메모리 셀 단면을 전자 현미경으로 관찰. 왼쪽이 OTS-A, 오른쪽이 OTS-B를 셀렉터로 쓴 셀입니다. 셀 직경은 약 80nm.
셀 어레이의 적층 수를 늘리면 주변 회로 면적이 급격히 커짐
3D 크로스 포인트 구조에선 메모리 셀 어레이의 적층 수를 늘려 저장 용량을 키웠습니다. 그러나 적층 수가 늘어나면 주변 회로의 실리콘 면적이 함께 늘어납니다. 이를 토대로 적층 수와 생산 비용의 관계를 계산한 결과, 6층일 때 제조 비용이 가장 줄어들고 8층은 디코더 면적이 급속히 늘어나 제조 비용이 상승합니다.
그래서 6층의 3D 크로스 포인트 구조를 전제로 실리콘 다이 1개에서 1Tbit의 용량을 달성할 수 있는 제조 기술을 개발했습니다. 1Znm 공정으로 제조하면 1Tbit를 실현할 수 있다고 합니다. 구체적으로는 20nm 세대에서 0.4Tbit, 1Xnm 세대에서 0.6Tbit, 1Ynm 세대에서 0.8Tbit 입니다.
메모리 셀 어레이의 적층 수와 제조 비용, 디코더 면적
제조 기술의 세대와 스토리지, 주변 회로 노드에 대한 요구의 관계
IBM과 Macronix의 공동 연구 그룹은 저장 용량의 계산 모델에서 실리콘 다이 면적을 발표하지 않았습니다. 그러나 힌트는 있습니다. 20nm 기술로 2층의 3D 크로스 포인트 구조를 채용한 인텔의 대용량 비휘발성 메모리 옵테인(3D XPoint 메모리)는 실리콘 다이 당 저장 용량이 128Gbit를 달성했으니, 이를 6층으로 늘리면 저장 용량이 3배, 즉 384Gbit가 됩니다. 그럼 약 0.4Tbit가 나온 IBM과 Macronix의 공동 연구 그룹이 추정 값과 거의 같습니다. 따라서 이 기술은 옵테인을 모델로 삼았을 가능성이 적지 않다고 봅니다.
툴라
