NVIDIA가 볼타에 채용한 TSMC의 12nm 프로세스

TSMC의 로드맵은 기존의 16nm 공정, 최신 10nm 공정, 차세대 7nm 공정 외에도 얼마 전부터 12nm 프로세스가 등장했습니다. TSMC의 12nm 프로세스는 NVIDIA의 최신 GPU 볼타 아키텍처의 GV100에 채용된 것으로 알려져 있습니다. 16nm → 10nm → 7nm는 마이그레이션 프로세스 기술 자체가 변화하는 것이나, 12nm는 그것과는 다릅니다.

 

파운드리의 프로세스 로드맵 

 

2017년의 TSMC의 공정 기술 포트폴리오. 12nm와 22nm가 추가됐습니다

12nm 노드는 프로세서 공급 업체의 채택률이 괜찮아 AMD도 글로벌 파운드리의 12nm 프로세스를 채용한다고 알려졌습니다. 주요 GPU 업체가 모두 12nm를 쓰니 GPU 제조사에게 중요한 공정이라 보입니다. 12nm 프로세스가 GPU에서 채택률이 높은 이유는 로직 회로 밀도가 높아지는 공정이라 그렇습니다.

 

TSMC의 현재 프로세스 로드맵은 매우 까다롭습니다. 첨단 프로세스만도 16nm, 12nm, 10nm, 7nm, EUV 버전 7nm이 있으며, 여기에서 파생된 버전도 있습니다. 예를 들어 16nm라면 16FF, 16FF + 16FFC가 있고, 그 하위 버전이라면 16FF에 16FFGL과 16FFLL가 있습니다. 또한 16에서 파생된 12nm는 12FFC와 NVIDIA를 위한 12FFN, 그리고 많이 알려지지 않은 12ULP가있습니다. 또 첨단 공정은 아니지만 IoT(The Internet of Things)용으로 28nm에서 파생된 22nm의 22ULP과 22ULL가 새로운 프로세스로 등장합니다.

 

그래도 삼성보다는 숫자가 덜 복잡합니다(18nm / 14nm / 11nm / 10nm / 8nm / 7nm / 6nm / 5nm). 그래도 이해하기 어렵고 그 종류도 많습니다.다만 공정 기술이란 점에서 보면 실제론 간단합니다. 16FF, 16FF + 16FFC, 12FFC, 12ULP는 차이가 나지만 기본 크기는 그리 변하지 않습니다. 약간의 면적 축소와 트랜지스터 개량으로 성능 향상이 있으나, 이 4가지 프로세스는 기본적으로 동일한 기반을 씁니다. 가장 큰 차이는 표준 셀 아키텍처입니다. 나중에 나온  프로세스수록 더 작은 표준 셀을 사용해 회로 밀도를 높입니다.

 

간단히 정리 TSMC의 로드맵 

 

 

표준 셀 아키텍처
　

표준 셀은 회로 설계의 기본 라이브러리입니다. 논리 소자 블록을 조합해 CPU와 GPU를 만듭니다. 표준 셀에서 중요한 건 셀의 높이(Cell Height)입니다. 일정한 셀을 맞춰 배치해야 낭비가 없습니다. 일반적으로 셀 높이는 위에 겹치는 로컬 배선층의 트랙으로 표시합니다. 반도체 공정에서 배선은 메탈이라 부릅니다 9개의 메탈 트랙이 위치한 셀이라면 9트랙 셀이 됩니다.

 

 

표준 셀과 크기

 

로직 셀의 높이는 메탈 배선의 트랙 수와 메탈 배선의 최소 메탈 피치(Minimum Metal Pitch : MMP)로 결정됩니다. 반면 셀의 폭은 주로 게이트 피치(Gate Pitch) 또는 CPP(Contacted Poly Pitch), 즉 트랜지스터의 게이트 거리에 의해 결정됩니다. 게이트 피치 / CPP는 동일한 프로세스라도 표준 셀 크기에 따라 달라집니다(TSMC의 16FF+에서 7.5T는 CPP가 96nm인 옵션이 있음).

　

현재 FinFET 3D 트랜지스터 공정은 트랜지스터의 핀 간격인 핀 피치(Fin Pitch)가 중요한 의미를 갖습니다. 트랜지스터의 크기는 CPP와 핀 피치를 지표로 삼습니다. 결과적으로 SRAM 셀은 CPP와 핀 피치, 로직 셀은 게이트 피치와 메탈 피치가 중요합니다. 사실 셀 크기는 이 밖에도 다양한 요소가 관련돼 있으나 이들 3가지가 가장 큽니다.

 

 

프로세스 크기

 

 

로직 셀의 중요한 지표. 셀 높이 

 

셀 높이는 셀 라이브러리의 성능 범위, 전력 회로 밀도에 밀접한 관련이 있습니다. 셀이 높을수록 고성능 소자를 만들기 쉽습니다. 그 원인은 트랜지스터의 게이트 폭을 넓혀 전류 구동 강도(drive strength)를 키우기 쉽기 때문입니다. FinFET의 경우 셀이 높으면 트랜지스터 당 핀의 수를 늘려 구동 능력을 향상시킬 수 있습니다.

 

셀이 높은 라이브러리를 사용하면 다이 크기가 커져 소비 전력도 늘어나는 경향이 있습니다. 반대로 셀이 낮은 라이브러리는 다이 면적과 소비 전력이 작아져도 클럭을 높이기가 어려워집니다. 따라서 고성능 CPU는 셀이 높은 라이브러리를, 저전력 칩은 낮은 라이브러리를 사용하는 것이 일반적입니다.

 

 

표준 셀 높이

 

파운드리의 프로세스는 16/14nm 이후 트랜지스터가 FinFET입니다. 평면 FET에선 고성능 셀이 12T였습니다. FinFET의 1세대에선 고성능이 10.5T, 고밀도가 9T, 초 고밀도가 7.5T인 경우가 일반적 입니다.

 

FinFET 프로세스는 셀이 높은 표준 셀일수록 많은 핀을 배치하는 것이 가능하고, 1개의 트랜지스터에 활성화되는 핀의 수를 늘릴 수 있습니다. 현재 파운드리에서 16/14nm 공정은 10.5T 셀이 14핀, 5 활성핀/트랜지스터, 9T는 12핀에 4핀/트랜지스터, 7.5T는 10핀에 3핀/트랜지스터, 6T는 8핀에 2핀/트랜지스터가 됩니다. 2핀 6T가 지금의 최소 높이입니다. 프로세스 세대마다 메탈 피치와 핀 피치의 비율이 변하기에 이 값도 고정된 건 아닙니다.

 

 

현재 16/14nm 프로세스에서 표준 셀 트랙과 핀 수의 관계 

셀을 낮추면 디바이스의 핀 수가 적어집니다. 그러나 FinFET은 제조 공정을 향상시키면서 구동 강도도 높여나가고 있습니다. 핀 당 성능이 높아지면 트랜지스터의 핀 수를 줄일 수 있습니다. 그 결과 FinFET 세대에선 9T가 고성능, 7.5T가 고밀도, 그리고 더 작은 6T가 등장하고 있습니다.

 

 

구조 개혁으로 셀 소형화

 

현재 파운드리 공정 미세화는 어려움에 처해 있습니다. 기존의 프로세스 미세화는 게이트 피치/CPP/MMP(Minimum Metal Pitch)를 줄여 실현했습니다. 그러나 프로세스가 미세화함으로서 가공이 어려워져 기존 속도대로 미세화를 유지하기가 어려워지고 있습니다.

 

 

올해 ISSCC (IEEE International Solid-State Circuits Conference)에서 TSMC가 제시 한 프로세스 및 설계의 복잡도 증가

숫자만 보면 파운드리도 28nm → 20nm → 16 / 14nm → 10nm → 7nm로 순조롭게 작아지는 것처럼 보입니다. 그러나 실제 크기는 TSMC/삼성/글로벌 파운드리 등의 파운드리가 20nm에서 16/14nm가 제자리걸음입니다. 이후에도 TSMC는 10nm → ArF 용 7nm의 전환에서 큰 변화가 없으며, 삼성은 14nm → 10nm의 변화가 크지 않습니다.

 

 

한편 인텔은 그 이상으로 순조롭게 공정을 발전해 나가고 있으나, 프로세스의 도입에 시간이 걸립니다. 무엇보다도 웨이퍼 제조 비용이 점점 늘어나고 있습니다. 따라서 무어의 법칙에서 경제적인 부분이 부족해지고 있습니다.

 

그래서 인텔과 파운드리 업체는 셀 크기를 통해 회로 밀도를 높여 나가려 합니다. 이것이 표준 셀 구조의 개혁입니다. 업계 용어로는 Design-Technology Co-Optimization (DTCO)라고 부릅니다. 공정 기술뿐만 아니라 회로 설계를 최적화해 표준 셀을 줄이고 실질적인 회로 밀도를 높이려는 움직입니다. TSMC도 Single Diffusion Break 등을 채택해 표준 셀 크기를 더 줄이려 합니다.

 

 

작년 ARM Techcon 프레젠테이션

 

 

싱글 디퓨전 브레이크 

 

 

표준 셀 크기의 예