최대 250W. 32코어 라이젠 스레드리퍼의 TDP

 

AMD는 하이엔드 데스크탑 CPU 시장에 32코어 라이젠 스레드리퍼를 출시합니다. 12nm 프로세스의 ZEN+ 코어를 기반으로 삼으며, 최대 32코어의 라인업이 등장합니다. 2016년 상반기까지 하이엔드 데스크탑 CPU의 코어 수가 1자리대였는데 단번에 늘어나고 있는 것입니다.

 

32코어 라이젠 스레드리퍼의 가장 큰 의문점은 클럭과 TDP입니다. 1세대 라이젠 스레드리퍼는 16코어 버전이 기본 3.4GHz, 부스트 4GHz의 클럭에 TDP 180W였습니다. 코어 수가 2배로 늘었으니 TDP도 x2하면 360W가 되는데 그렇게 되긴 힘들겠지요.

 

실제로 AMD는 라이젠 스레드리퍼의 쿨링 솔루션이 250W까지 커버할 수 있다고 설명합니다. 따라서 32코어 라이젠 스레드리퍼도 최대 250W일 것으로 예상됩니다.

 

 

4다이 에픽의 전원 입력

 

에픽의 32코어 버전은 TDP 180W에 기본 2.2GHz, 부스트 3.2GHz입니다. 클럭이 TDP의 제한을 받으니, TDP를 250W까지 높일 수 있다면 클럭은 더 높아질 것입니다. 부스트 클럭은 실제 동작하는 코어 수에 제한이 있으니 올리기 쉬우나, 이보다 어려운 기본 클럭을 어디까지 높일지가 관건입니다.

 

호재 중 하나는 제조 공정이 12nm라는 점입니다. 1세대 라이젠 스레드리퍼는 14nm LPP 공정이었습니다. AMD는 12nm에 14nm 프로세스와 같은 높이의 표준 셀 라이브러리를 쓰기에 12nm가 되도 다이 크기는 줄어들지 않습니다. 그러나 12nm는 14nm에 비해 제조 공정 자체가 조정되기에 성능/전력 특성은 1세대 라이젠 스레드리퍼보다 향상됩니다. 참고로 글로벌 파운드리는 12nm 공정에 대한 내용을 다음주의 VLSI Symposia에서 발표할 예정입니다.

 

AMD는 라이젠에서 클럭이 같아도 제조 공정이 14nm에서 12nm로 개선되면서 평균 구동 전압이 50mV 낮춰질 것이라 설명합니다. 이것은 평균값이니까 다이를 선별하는 라이젠 스레드리퍼에선 더 우수한 값을 기대할 수 있습니다. 또 코어 아키텍처의 성능 향상도 기대됩니다. AMD는 12nm의 ZEN+ 기반 라이젠 7 2700이 14nm 라이젠 1700과 같은 전력을 먹을 경우 성능이 16% 향상한다고 설명합니다. ZEN+ 기반의 라이젠 스레드리퍼도 이와 비슷한 효과가 나올 것입니다. 

 

 

 

12nm 프로세스의 ZEN+ 기반 라이젠에서 전력 효율이 향상 

 

성능의 경우 AMD는 12nm의 ZEN+에서 캐시 액세스 대기 시간을 줄였습니다. 라이젠 스레드리퍼도 마찬가지입니다.

 

라이젠 2000 시리즈에서 부스트 클럭 컨트롤이 프리시전 부스트 2로 업그레이드 되면서 부스트 CPU 코어 수에도 변화가 생겼습니다. 이는 2세대 라이젠 스레드리퍼도 마찬가지입니다. 현재의 16코어 라이젠 스레드리퍼에선 16코어 올 코어 부스트와 4코어 피크 부스트의 두가지 모드가 있습니다. 

 

그러나 프리시전 부스트 2에선 중간 단계가 추가됐습니다. 32코어 라이젠 스레드리퍼의 경우 31코어에서 9코어까지 단계적으로 매끄럽게 부스트가 실현될 것으로 보입니다. 

 

 

라이젠의 프리시전 부스트 2

 

ZEN은 디지털 LDO(Low Drop-Out) 형태의 전압 레귤레이터 코어 단위로 전압을 제어했습니다. CPU 코어마다 따로 전압을 공급해 칩 전체의 소비 전력을 줄입니다. 온보드 플랫폼 전압 레귤레이터(VRM)에서 CPU 코어 중 가장 높은 VID 입력이 된 코어 전압 RVDD를 각 코어마다 별도의 VDD로 낮춰 공급합니다. 이처럼 CPU에 최적의 전압을 공급하기에 전력 효율이 향상됩니다.

 

 

Cool Chips에서 공개된 EPYC 32 코어의 전압 제어

 

멀티 다이를 전제로 설계한 AMD CPU

AMD가 라이젠 스레드리퍼의 코어 수를 늘릴 수 있는 건 CPU 설계부터 멀티 다이에 적합한 구조를 지녔기 때문입니다. 1개의 CPU 다이를 여럿 조합해 다양한 코어 수를 지닌 제품을 만들어 나갑니다. AMD는 여러 다이를 조합해서 제품을 만들어 나가는 목표를 갖고 있으며, 라이젠 스레드리퍼는 그 장점을 잘 살렸습니다. 32코어까지 다양한 제품을 저렴한 개발 비용과 낮은 생산 비용으로 실현합니다. 

 

 

AMD CPU의 다이 크기. 멀티 다이를 전제로 했기에 대형 다이 CPU를 따로 만들 필요가 없습니다. 

 

1세대 ZEN의 CPU는 제플린 다이를 기반으로 합니다. ZEN+ 세대에서도 다이 아키텍처의 기본은 변하지 않습니다. 제플린 다이는 8개의 CPU 코어, 2채널 DDR4, 32레인의 PCI-E 인터페이스를 갖습니다. 또 CPU 패키지에 제플린 다이를 서로 연결하는 인터페이스인 IFOP(Infinity Fabric On-Package)도 있습니다. IFOP는 라이젠 스레드리퍼의 핵심 기술이며, 이런 기본 아키텍처는 ZEN+ 세대도 마찬가지입니다. 

 

제플린 다이는 4개의 IFOP가 분산 배치됩니다. 4개의 다이를 나열했을 때 각각 다이에 IFOP까지 거리가 최소화되도록 배치했습니다. 패키지의 다이 중 2개는 180도 회전시켜 넣습니다. 2 2개의 IFOP 중 다이 중앙의 인터페이스는 대각선 방향의 다이 연결에 사용합니다. 다른 하나는 옆에 있는 다이의 연결에 씁니다. 반대편 긴 쪽의 2개 IFOP는 외부 배선에 사용합니다. 

 

 

제플린 다이의 IFOP 배치

 

 

Cool Chips 컨퍼런스에서 공개한 IFOP의 배치

 

 

에픽 패키지 2배선층의 IFOP와 4dRAM 채널 배선 

 

위에 나온 에픽의 배선 예시를 보면 바깥쪽의 두 IFOP는 DRAM 인터페이스 양쪽에 배치돼 DRAM의 배선을 방해하지 않습니다. 에픽은 패키지의 2층을 사용해 IFOP의 배선을 모아 왼쪽과 오른쪽 하단 다이의 2채널 DRAM 인터페이스에 이었습니다. 4개의 IFOP 중 3개만 사용하는데 이는 DRAM의 배선을 피하고 다이 사이의 연결해서 더 쉬운 방법을 구현하기 위험입니다. 

 

 

에픽의 패키지 배선 층. IFIS/PCI-E, 4DRAM 채널 배선 

 

에픽에서 PCI-E/IFIS와 나머지 4채널 DRAM 인터페이스는 서로 다른 2배선층에 배치됩니다. PCI-E/IFIS는 다이 대각선으로 배치되니 이것도 DRAM의 배선을 잘 피합니다.

 

32코어 4다이 라이젠 스레드리퍼도 IFOP의 배선은 위의 에픽과 같습니다. 4개의 IFOP 중 3개를 사용해 4 다이를 연결합니다. 그러나 DRAM 채널, I/O가 절반으로 줄어드니 패키지 기판 배선은 훨씬 쉬울 것입니다. IFOP 배선이 엇갈리기에 2층이 필요하지만 PCI-E는 짧은 배선만으로도 끝나며 가장 성가신 DRAM은 2층 분량의 배선이 필요하지 않습니다. 따라서 에픽보다 패키지 배선이 훨씬 편해질 것입니다. 

 

 

라이젠 스레드리퍼는 메모리 대역폭과 다이 사이 대역을 맞춤 

IFOP는 라이젠 스레드리퍼와 에픽의 공통 기술로 멀티 다이 아키텍처의 핵심입니다. 라이젠 스레드리퍼와 IFOP의 대역이 다른 건 제플린 아키텍처가 인피니티 패브릭과 IFOP, IFIS는 DRAM에 동기화해 작동하기 때문입니다. 동기화 데이터 전송 지연 시간을 최소화하고 버퍼를 최소화합니다.

 

에픽의 메모리 전송 속도는 2667Mbps인데 라이젠 스레드리퍼는 3200Mbps까지 커버합니다. 따라서 IFOP의 양방향 데이터 대역은 에픽이 최고 42.6GB/s에 라이젠 스레드리퍼는 51.2GB/s가 됩니다.

 

제플린 다이 내부의 Infinity Scalable Data Fabric(SDF)에서 Coherent AMD Socket Extender(CAKE) 인터페이스를 통해 IFOP과 IFIS의 SerDes와 데이터가 교환됩니다. CAKE는 각 사이클마다 128-bit의 FLIT(Flow control unit)로 인코딩해 다른 종류의 I/O와 맞춥니다. IFOP는 CAKE 클럭의 4배 속도로 데이터를 전송하기 위한 32-bit 폭의 인터페이스 128-bit FLIT을 전달합니다.

 

 

1세대 라이젠 스레드리퍼에서 다이 사이의 메모리 액세스

 

라이젠 스레드리퍼는 2 다이 사이에서 메모리 전송이 전체 대역으로 이루어지도록 구성됩니다. 위 그림에 나온대로입니다.

 

IFOP는 하나의 링크가 단방향 전송 32bit 링크입니다. 1링크는 라이젠 스레드리퍼의 경우 단방향 전송이 25.6GB/s가 됩니다. 1세대 라이젠 스레드리퍼는 2링크 IFOP 다이가 연결되기에 단방향 51.2GB/s가 됩니다. DRAM은 DDR4-3200이 3200MBps 전송 x6 인터페이스 2개입니다. 두 메모리 채널에서 메모리를 읽어오면 2개의 x64니 총 51.2GB/s가 됩니다. 즉 2채널 DDR4 메모리를 불러워 다른 하나의 다이에 전달할 수 있는 대역폭입니다.

 

하지만 다이를 넘나드는 DRAM 액세스에는 지연 시간이 꽤 생깁니다. AMD는 같은 다이에 연결된 DRAM을 니어 메모리, 다른 다이에 연결된 DRAM을 파 메모리라 부릅니다. 1세대 라이젠 스레드리퍼에서 니어 메모리 액세스는 78nms, 파 메모리 액세스엔 133ns가 걸렸습니다.

 

 

라이젠 스레드리퍼의 액세스 지연 시간

 

 

다이에 연결된 로컬 DRAM 액세스 경로

 

 

그림 오른쪽이 같은 패키지의 다른 다이에 연결된 DRAM 액세스 경로

 

 

라이젠 스레드리퍼의 메모리 액세스 모드와 32코어 구성

 

메모리 액세스 지연 문제를 완화하기 위해 1세대 라이젠 스레드리퍼는 2개의 메모리 액세스 모드를 갖춥니다. 하나는 UMA (Uniform Memory Access) 또는 Distributed Mode. 다른 하나는 NUMA(Non-uniform Memory Access) 또는 Local Mode라고 부릅니다.

 

UMA / Distributed 모드에서 메모리 액세스는 인터리빙 4채널에 동시 분산 액세스합니다. 애플리케이션이 4채널 메모리 대역폭을 최대한 살릴 수 있지만 액세스 지연 시간이 길어집니다. 

 

 

1세대 라이젠 스레드리퍼의 UMA 메모리 액세스 모드

 

 

1세대 라이젠 스레드리퍼의 NUMA 메모리 액세스 모드

 

 

1세대 라이젠 스레드리퍼에서 UMA와 NUMA의 메모리 액세스 평균 지연 시간 차이

한편, NUMA / Local 모드에서 메모리 액세스는 해당 애플리케이션이 실행되는 CPU 코어 다이에 연결된 메모리 채널을 우선합니다. NUMA / Local 모드에서 기본 메모리 액세스는 2채널이기에 애플리케이션의 메모리 대역은 반으로 줄어듭니다. 하지만 메모리 액세스 대기 시간이 줄어들어 일부 게임에선 성능 향상이 있습니다.

 

DRAM 지연과 메모리 액세스 모드를 감안하면 AMD는 4다이 32코어 라이젠 스레드리퍼에서 각 다이 당 DRAM 인터페이스를 하나씩 사용하는 것이 합리적입니다. 4개의 다이에 각각 DRAM 인터페이스가 있다면 모든 CPU 코어가 니어 메모리를 확보하면서 메모리 대기 시간을 최소화할 수 있습니다.

 

그러나 단점도 있습니다. 우선 DRAM 액세스는 니어 메모리 1채널을 단위로 삼으며, 파 메모리는 3채널이라 관리가 어렵습니다. 또 니어 메모리 대역이 1채널로 줄어듭니다. 총 메모리 대역의 1/4밖에 안됩니다. 지연 시간을 줄인다 해도 다른 단점이 큽니다. 

 

이처럼 32코어 라이젠 스레드리퍼는 1다이 당 1 메모리 채널이 합리적인 구성이나 이 경우 부작용이 생깁니다. 필요한 스레드 수는 그리 많지 않지만 메모리 액세스 대기 시간이 중요한 애플리케이션의 경우 32코어 라이젠 스레드리퍼의 성능이 떨어질 수도 있습니다. 예를 들어 8코어만 사용하는 애플리케이션의 경우 32코어 라이젠 스레드리퍼가 16코어 버전보다 로컬 메모리 대역폭과 지연 시간에서 불리해집니다.

 

 

2세대 라이젠 스레드리퍼에서 추측되는 두가지 구성

 

그럼 DRAM 채널을 활성화한 다이를 2개로 한정하는 구성도 생각해 볼 수 있습니다. 이 경우 CPU 코어는 4개의 다이에 분산되지만 16개의 CPU 코어는 동일한 다이에 DRAM이 2채널 연결되며, 나머지 16코어는 DRAM 액세스할 때 반드시 인접 다이에 액세스해야 합니다. 게임에선 이 구성의 성능이 더 잘 나오는 경우도 있겠으나 CPU 코어와 메모리의 관계는 더 복잡해집니다.

 

 

라이젠 스레드리퍼는 게임 모드에서 메모리 액세스가 NUMA/Local 모드, 크리에이터 모드에서는 메모리 액세스가 UMA/Distributed 모드로 작동합니다. 32코어 버전 라이젠 스레드리퍼는 4다이에 메모리가 분산되면서 크리에이터 모드에 더 가까워집니다.

 

 

1세대 라이젠 스레드리퍼의 메모리 프로파일

 

 

DRAM 메모리 대역에 맞는 다이 사이의 데이터 대역폭

 

1세대 라이젠 스레드리퍼는 2개의 다이가 2링크 IFOP에 연결된 DRAM 인터페이스와 PCI-E 인터페이스가 모두 활성화됩니다. 그림으로 표현하면 아래에 나온 대로입니다. DRAM은 각 다이마다 2채널씩 총 4채널, PCI-E는 각 다이마다 32레인씩 총 64레인입니다. 

 

그러나 PCI-E 중 4레인은 X399 칩셋과의 연결에 씁니다. 따라서 PCI-E 디바이스 연결에 사용할 수 있는 건 60레인이며 모두 Gen3입니다. 

 

 

1세대 라이젠 스레드리퍼의 블럭 다이어그램 

 

그래서 2세대 라이젠 스레드리퍼의 32코어 구성을 추측하면 이렇습니다. 4개의 다이는 각 다이마다 3개씩 IFOP를 써서 서로 연결됩니다. IFOP의 링크 데이터 대역폭은 양방향 51.2GB/s로 추측됩니다. 앞서 말한대로 다이의 4번째 IFOP 링크는 비활성화됩니다. 이 그림은 DRAM과 PCI-E 인터페이스를 각 다이마다 분산했다고 가정한 것입니다. 

 

 

2세대 라이젠 스레드리퍼의 블럭 다이어그램 추측. DRAM 인터페이스가 각 다이에 분산됐다고 가정

 

 

에픽의 블럭 다이어그램

 

 

1세대와 2세대 라이젠 스레드리퍼의 비교 

 

2세대 라이젠 스레드리퍼에서 다이 사이의 연결은 에픽과 같습니다. 그러나 각 다이의 인터페이스는 절반이 막혀있을 가능성이 높습니다. 이 경우 DDR4 dRAM 채널은 1채널 64비트가 됩니다. I/O는 32레인의 절반인 16레인 PCI-E가 남습니다. 4개의 다이 중 1개 다이의 PCI-E는 16레인 중 4레인을 X399 칩셋과의 연결에 쓸 것입니다. 

 

2세대 라이젠 스레드리퍼가 이렇게 구성된다면 DRAM 액세스는 어떻게 될까요? DDR4-3200의 경우 각 다이에 연결되는 DRAM은 1채널이니 다이 당 메모리 대역폭은 25.6GB/s가 됩니다. 인피니티 패브릭은 메모리 클럭에 동기화됩니다. 따라서 IFOP의 대역폭을 계산하면 단방향 25.6GB/s가 나옵니다. 메모리 읽기 대역이나 다이 사이의 연결 대역도 유지됩니다.

 

 

2세대 라이젠 스레드리퍼에서 다이 사이의 메모리 액세스

 

2세대 라이젠 스레드리퍼에서 추측되는 구성의 경우 다이 사이의 대역은 에픽과 변함 없으며 메모리 대역폰만 반이 됩니다. 따라서 메모리 액세스는 전체 대역을 그대로 유지하면 이걸로 다이 사이에서 데이터도 전송됩니다. 이는 메모리 액세스 지연 시간을 약간 줄이고 대역폭을 최대한 활용할 수 있게 함입니다. 그러나 이건 다이 사이를 2링크 IFOP로 연결한 1세대 라이젠 스레드리퍼도 마찬가입니다.

 

큰 관점에서 보면 AMD는 ZEN 세대에서 멀티 다이 모듈형 아키텍처를 도입해 제품 구현의 자유로움이 늘었습니다. 기존의 단일 다이 방식으론 32코어 CPU를 제때 출시하기가 어려웠습니다. 하지만 멀티 다이가 된 지금은 다이 구성이 허락하는 한다양한 제품 구성이 가능합니다.

 

그러나 다이가 나뉘면서 다이 사이를 연결하고 CPU 코어와 메모리, I/O를 어떻게 구성하는지도 어려워졌습니다. 이런 단점이 있다 해도 ZEN의 멀티 다이 접근 방식은 개발 자원과 자금에 한계가 있는 AMD에게 상당히 좋은 방법이라 할 수 있습니다.

 

 

AMD의 CPU 솔루션