5월 17일부터 20일까지 열린 IMW 2020: 국제 메모리 워크샵의 강연 내용입니다. 관련 기사가 좀 더 나올거라 생각하고 기다렸는데 안 나오네요. 워크샵 자체의 소개 말고, 여기서 발표한 것들만 간단히 소개합니다. 

 

 

마이크론의 10nm 급 DRAM의 미세화 

 

20nm 미만 공정의 10nm 급 DRAM은 5단계를 걸쳐 미세화가 진행됩니다. 1X, 1Y, 1Z, 1a(알파), 1b(베타)입니다. 2018년 여름에는 1X nm의 DRAM을 양산하고 1Y nm DRAM의 개발을 끝냈으며 1Z nm의 인증 작업이 진행 중이었습니다. 2019년 여름에는 1Z의 양산이 시작돼 16Gbit DDR4 SDRAM과 LPDDR4 SDRAM에 1Znm 공정 기술을 적용했습니다. 

 

1X nm는 19~18nm, 1Y nm는 17~16nm, 1Z nm는 16~14nm로 보는 게 일반적입니다. 각 세대마다 미세화 차이가 1~2nm밖에 안 됩니다. 이대로 간다면 1a nm는 14nm 이하, 1b nm는 13nm 이하가 될 겁니다. 그 다음에는 1y(감마) nm, 이후엔 1o(델타)nm가 됩니다. 그리스어 옮겨 쓰기가 몹시 귀찮군요. 각각 12nm와 11nm입니다. 10nm에서만 7개 공정이 나옵니다. 

 

각 세대의 양산은 12개월 간격으로 이루어집니다. 1a는 2020년 말에서 2021년 초, 1b는 2021년 말에서 2022년 초, 1y는 2022년 말에서 2023년 초, 1델타는 2023년 말에서 2024년 초입니다. 

 

 

마이크론은 EUV 노광보다 4F2 셀을 먼저 도입

 

삼성전자는 올해 3월 25일에 EUV를 적용한 공정으로 DRAM 모듈을 양산한다고 발표했습니다. SK 하이닉스 역시 마찬가지 행보를 걸을 것이라 예상됩니다. 이에 비해 마이크론은 2018년 6월 시점에 1베타 공정까지는 EUV를 도입하지 않는다고 발표했습니다. 설령 도입한다 하더라도 1감마nm 세대 이상이라는군요. EUV 노광의 핵심 기술은 레지스트와 레티클(마스크)라고도 밝혔습니다. 

 

 

 

4F2 메모리 셀은 약간 애매모호하게 말했습니다. 현재 DRAM 메모리는 6F2 기술이 대부분이며, 4F2를 도입하면 메모리 셀 면적이 6F2의 2/3 수준으로 작아집니다. 하지만 새로운 소재 개발이 관건입니다. EUV보다는 4F2를 먼저 쓸 것 같지만 미세 가공 기술도 발전시켜 나가야 합니다. 

 

마이크론은 1베타 세대에서 ArF 액침 노광 멀티 패터닝 기술이 크게 바뀌고 있다고 설명했습니다. 1알파까지 더블 패터닝 단계가 늘어나고 쿼터 패터닝은 매우 적습니다. 그러나 1베타 세대 이후에는 쿼터가 더블보다 더 많아집니다. 4F2 메모리 셀은 리소그래피의 부담이 매우 커치고 에칭과 성막 기술에 대한 요구도 엄격합니다. 이걸 어떻게 해결할지가 중요합니다.

 

 

인텔: 2D 낸드 플로팅 게이트를 3D 낸드에도 사용

 

인텔은 마이크론과 함께 3D 낸드 플래시 메모리를 개발해 왔습니다. 이 메모리의 특징은 플로팅 게이트 방식을 썼다는 겁니다. 플로팅 게이트는 셀 트랜지스터의 컨트롤 게이트와 채널 사이에 전기적으로 떠 있는 게이트(플로팅 게이트)에 전하를 주입해 데이터를 기록(셀 트랜지스터의 임계값 변화)합니다. 반면 차지 트랩 기술은 컨트롤 게이트와 채널 사이의 게이트 절연막을 산화막과 질화막의 적층 구조로 만들어, 게이트 절연막 내부에 전하를 포획(트랩)하고 여기에 전하를 주입해 데이터를 기록합니다. 

 

3D 낸드 플래시 메모리가 널리 퍼지기 전까지, 그러니까 2D 평면형 낸드 플래시 메모리에선 플로팅 게이트 방식 위주였습니다. 하지만 3D로 바뀌면서 인텔-마이크론을 제외하면 다른 회사들은 차지 트랩으로 건너갔습니다. 3D 낸드 플래시 메모리 제조에서 가장 어려운 메모리 스루 홀을 만드는 공정이 간단하다는 이유에서입니다. 하지만 인텔 마이크론은 3D 낸드에서도 플로팅 게이트를 유지했습니다. 만들긴 어렵지만 데이터 보존 특성이나 고온에도 잘 견디고 컨트롤하기 쉽기 때문입니다. 

 

 

인텔 3D 낸드의 적층

 

인텔-마이크론의 3D 낸드 플래시 기술은 3세대에 걸쳐 발전했습니다. 1세대는 32층 메모리 스루 홀을 워드라인에 적층한 TLC 방식 메모리로 384Gbit의 용량을 지닙니다. 이 때 CuA(CMOS under the Array)라는 기술을 일부 회로에서 실현했습니다. 주변 회로와 메모리 셀 어레이를 적층하는 기술이죠. 1세대의 개발은 2015년이나 널리 보급하진 않았습니다. 

 

2세대는 적층 수를 2배로 늘려 64층이 됐습니다. 32단을 2스택으로 쌓은 겁니다. 또 TLC 뿐만 아니라 QLC도 추가했습니다. TLC는 512Gbit로 1세대의 1.33배지만 다이 면적은 1세대의 2/3으로 줄었습니다. TLC 방식은 2017년에 개발해 출시됐습니다.

 

 

2세대의 주요 특징으론 CuA 기술의 본격 도입입니다. CMOS 주변 회로의 대부분을 메모리 셀 어레이 아래에 배치해 실리콘 다이 면적을 줄였습니다. 1세대와 2세대 낸드의 실리콘 다이 사진을 비교하면 1세대는 아래에 주변 회로 블럭이 배치됐지만 2세대는 아무것도 보이지 않습니다. 

 

또 다른 특징은 QLC의 사용입니다. QLC는 TLC보다 저장 밀도가 1.33배 늘어납니다. QLC를 통해 인텔-마이크론은 다이 저장 용량이 1Tbit로 가장 큰 3D 낸드 플래시 메모리를 2018년에 출시했습니다. 이건 인텔 660P SSD에 썼지요. 

 

3세대 낸드에선 적층 수를 1.5배로 늘려 96층(48층이 2스택)이 됐습니다. TLC 방식에선 512Gbit의 다이가 나오는데 저장 용량은 2세대와 같지만 실리콘 면적이 76%로 줄었습니다. 또 96단과 QLC 방식을 결합해 1Tbit의 다이를 만들었습니다. 저장 밀도가 8.9Gbit/제곱mm로 3D 낸드 플래시 중에선 가장 큽니다. 인텔은 64단 QLC, 96단 QLC를 탑재한 SSD를 천만대 이상 출시하는 등, 양산에 성공했다고 강조했습니다. 

 

 

독자 개발 노선으로 돌아온 인텔

 

인텔과 마이크론은 2018년 1월에 3D 낸드 플래시의 공동 개발을 중단했습니다. 그래서 인텔은 4세대부터는 독자 개발을 시작합니다. 여기에선 워드라인 적층 수를 144개로 늘리고 플로팅 게이트를 유지합니다. 2019년 9월에는 이 제품을 2020년에 출시한다고 밝혔으나 아직 나오진 않았습니다. 

 

 

인텔이 앞으로 연구 개발하는 기술은 PLC입니다. 1개의 메모리 셀에 5비트를 저장하지요. 96단 3D 낸드 플래시 메모리를 대상으로 실험한 결과입니다. 5비트를 저장하려면 32개의 게이트 전압을 써야 하는데, 위 이미지는 그 게이트 전압의 분포도입니다. 

 

PLC를 사용하면 저장 밀도는 QLC의 1.25배로 늘어납니다. 또 96단에서 144단으로 늘리면 저장 밀도가 1.5배 증가합니다. 이 두가지를 모두 사용하면 저장 밀도가 1.875배가 됩니다. 144단 3D 낸드 플래시에 PLC를 적용한 제품이 바로 나오진 ㅇ낳겠지만, 나중에는 현재의 2배에 가까운 저장 밀도를 실현할 수 있을거란 소리입니다.