차세대 반도체 재료로 기대되는 카본 나노 튜브(CNT : Carbon NanoTube)를 사용한 트랜지스터 회로가 대규모 집적 회로 (LSI : Large Scale Integrated circuits)의 시대에 돌입했습니다. 지난 6월에 일본 교토에서 개최된 반도체 기술의 국제 학회 VLSI 심포지엄에서 수천 개의 탄소 나노 튜브 트랜지스터(CNFET : Cabon Nanotube FET)를 쓴 집적 회로의 시험 결과가 발표됐습니다. CNFET의 대규모 집적 회로 테스트 제품은 모두 정상적으로 작동했습니다.

탄소 나노 튜브가 차세대 반도체 재료로 기대되는 이유는 몇 가지 주요 특성이 기존의 반도체 집적 회로에 쓰는 반도체 나 금속을 넘어서기 때문입니다. 기존의 트랜지스터 재료인 실리콘(Si)과의 비교하면 캐리어 이동성과 속도가 약 10배 수준이 되리라 기대합니다. 이론적으로는 실리콘보다 빠른 전자 회로를 실현할 수 있습니다.

탄소 나노 튜브는 탄소(C) 원자들이 연속적으로 이어져 원통 형태를 이룬 재료이며, 그 직경은 0.4~2nm로 매우 짧습니다. 따라서 이론적으로는 매우 높은 밀도의 집적 회로를 만들 수 있습니다. 탄소 나노 튜브는 반도체와 금속의 두 가지 종류가 있습니다. 트랜지스터의 재료로 쓰려는 건 반도체 형태입니다. 그리고 다층 배선의 재료로서 기대하는 게 금속 형태입니다. 기존의 배선 재료인 구리(Cu)에 비해 탄소 나노 튜브의 전류 밀도는 약 1,000배, 열전도율은 약 10배가 되리라 기대합니다.

CNT의 구조. 육각형의 꼭지점에 위치하는 작은 공 모양이 탄소 원자입니다.

탄소 나노 튜브는 1991년에 NEC의 이지마 스미오가 발견

CNT의 발견은 1991년 11월에 논문으로 발표됐습니다. NEC 기초 연구소의 이지마 스미오가 전자 현미경으로 탄소 나노 튜부를 관찰하며, 전자선 회절법으로 구조를 파악했습니다. 이 때 발견한 건 여러 원통이 중첩된 구조의 탄소 나노 튜브로 다층 탄소 나노 튜브라고 불립니다. 1993년 6월에는 1개의 실린더로 구성된 탄소 나노 튜브도 발견됐습니다.

7년 후인 1998 년 5월에 탄소 나노 튜브를 사용한 CNFET가 처음으로 상온에서 작동했습니다. Delft University of Technology의 연구 성과입니다. 같은 해 10월에는 CNFET의 컨덕턴스를 5자리로 크게 늘릴 수 있음을 IBM이 밝혀냈습니다.

발견 후 10년만에 집적 회로를 실온에서 동작

2001년 11 월에는 탄소 나노 튜브를 사용한 CNFET의 기본적인 논리 게이트가 상온에서 동작했습니다. 이것도 Delft 대학의 연구 성과입니다. 탄소 나노 튜브의 발견 후 10년만에 전자 응용을 상정한 연구 개발이 집적 회로(IC)의 시대로 들어갔습니다. 개발 속도가 상당히 빠른 편이죠.

개발 초기의 CNFET는 전류가 시간에 따라 변화하는 전류 드리프트라는 문제가 있었습니다. 2006년 2월에는 오사카 대학과 산업 기술 종합 연구소의 공동 연구팀이 전류 드리프트를 기존의 1/1000으로 줄인 CNFET를 개발했습니다. 30분 동안 전류 드리프트를 0.01% 안으로 억제하는데 성공했는데(빨간 선) 기존의CNFET(파란 선)은 20%의 전류 드리프트가 발생했습니다.

CNFET의 구조. CNT 채널 주변을 질화 실리콘(SiN)의 보호막으로 덮어 전류 드리프트를 크게 줄였습니다. 

2007년 2월에는 IBM을 비롯한 연구 그룹이 CMOS 인버터의 5단 링 발진기를 만들어 72MHz의 발진 주파수를 실현했습니다. 이 때 전원 전압은 1.04V. CNFET 회로의 특성을 측정할 수 있게 됐으며, n채널과 p채널 모두 CNFET가 정상 적동하는게 확인됐습니다. CNFET는 p채널 MOS FET를 만들기 쉽지만 n채널은 추가 연구가 필요합니다.

2009년 11월에는 산업 기술 종합 연구소가 금속 타입의 CNT와 반도체 타입의 CNT를 높은 순도로 쉽게 분리하는 방법을 개발했습니다. CNT는 금속형과 반도체형의 혼합물이 제조되는데, 이를 트랜지스터로 쓰려면 혼합물에서 반도체형이나 금속형을 빠르고 간편하게 빼낼 필요가 있습니다. 

2013년에는 탄소 나노 튜브 마이크로 프로세서가 시작

2013년 9월에 스탠포드 대학은 CNFET의 마이크로 프로세서를 만들었습니다. 2비트 APU를 갖춘 프로세서로, 당시 수준으로는 매우 많은 수인 178개의 p채널 CNFET를 1개의 실리콘 다이에 집적했습니다. 클럭은 100Hz로 꽤 느린 편이었습니다.

마이크로 프로세서의 내부 블럭. 명령 메모리와 데이터 메모리는 밖에 있습니다. 아래쪽은 마이크로 프로세서를 전자 현미경으로 관찰한 이미지인데, 외부의 명령 메모리와 데이터 메모리와의 연결 부위가 보입니다. 

트랜지스터 구조가 백 게이트에서 탑 게이트, 게이트 올 어라운드로 진화

자세한 설명을 하기 전에 우선 CNFET의 구조를 알아봅시다. 탄소 나노 튜브를 사용한 트랜지스터의 연구는 전계 효과 트랜지스터 (FET)으로 발전했습니다. FET는 소스, 드레인, 게이트의 3 개의 전극을 갖추며, 게이트 절연막을 통해 채널의 전류를 제어합니다. CNT는 기본적으로 채널 재료로 씁니다. 게이트와 소스, 드레인은 일반적으로 금속을 사용하며 기판은 실리콘이 대부분입니다.

초기 CNFET는 백 게이트라는 구조로 연구를 진행했습니다. 1998년에 처음으로 나온 상온 동작 트랜지스터도 백 게이트입니다. 백 게이트는 실리콘 기판의 뒷면에 게이트 전극을 배치하고 실리콘 기판의 표면에 절연막(이산화 실리콘 막)와 CNT 채널 소스 전극, 드레인 전극을 배치합니다. 트랜지스터의 제작은 비교적 쉽지만, 집적 회로 (IC)의 제작이 어렵다는 문제점이 있습니다.

1998년에 세계 최초로 실온 동작에 성공한 CNFET의 단면 구조. Delft University of Technology가 개발했으며, 탄소 나노 튜브를 백금(Pt) 전극과 이산화규소(SiO2)막 (게이트 절연막) 위에 덮었습니다.

그 다음에 나온 게 탑 게이트입니다. 2002년 5월에 IBM이 처음으로 탑 게이트 CNFET를 시작했습니다. 탑 게이트는 실리콘 MOS FET 집적 회로(IC)와 마찬가지로 실리콘 기판의 표면에 게이트 전극, CNT 채널, 게이트 절연막, 소스 전극, 드레인 전극을 배치합니다. 이 구조 덕분에 탄소 나노 튜브에서도 집적 회로를 만들 수 있게 됐습니다. 

2008년 2월에는 IBM이 게이트 올 어라운드(GAA : Gate All Around) 형 CNFET를 시작했습니다. 이것도 실리콘 MOS FET의 GAA 형과 마찬가지로 채널의 주위를 게이트 전극으로 덮은 구조의 트랜지스터입니다. 탑 게이트와 비교하면 채널 전류를 제어하기가 편해집니다.

부드럽고 튼튼한 트랜지스터를 탄소 나노 튜브로 실현

이제 탄소 나노 튜브를 사용한 트랜지스터와 집적 회로의 연구로 돌아갑시다. 2010년대에 들어서 새로운 방향의 연구가 활발해졌는데, 대표적인 게 유연한 기판에 전자 회로를 만드는 플렉시블 탄소 나노 튜브 연구입니다. 탄소 나노 튜브는 이론적으로는 기판 재료를 자유로이 고를 수 있습니다. 고무나 플라스틱 등의 부드러운 소재를 기판으로 삼아 트랜지스터를 만들 수 있습니다.

2015년 8월에는 일본 산업 기술 종합 연구소가 부드러우면서도 튼튼한 CNFET을 시작했습니다.

기판은 실리콘 고무, 소스 전극과 드레인 전극, 게이트 전극은 모두 CNT와 고무 복합 재료처럼 유연성을 갖춘 재료를 조합했습니다. 하이힐의 뒷축으로 밟아도 트랜지스터의 특성이 거의 변하지 않는다네요. 

2010년대 후반부터 트랜지스터의 미세화와 고속화가 진행

2010년대 후반에는 CNFET의 미세화와 고속화가 더욱 활발해졌습니다. 이때까지지는 많이 발전하지 않았던 공정 기술로 트랜지스터나 IC를 만들었으나, 미세화와 고속화가 진행되면서 더욱 고성능의 제품을 만들게 됐습니다. 미세화의 경우 2017년 1월에 베이징 대학이 게이트 길이 5nm의 CMOS의 CNFET을 만들고, 6월에는 IBM이 크기 40nm의 p 채널 CNFET를 만들었습니다.

고속화는 2017년 7월에 IBM이 CNFET의 CMOS 인버터에서 5단 링 발진기를 만들어 282MHz의 발진 주파수와 0.35ns/단의 평균 지연 시간을 달성했습니다. 2017년 12월에는 베이징 대학이 CNTFET의 p 채널 MOS 인버터에서 5단의 링 발진기를 만들어 5.54GHz의 발진 주파수를 실현했습니다. 2018년 3월에는 IBM이 플렉시블 CNFET에서 CMOS 인버터의 5단 링 발진기를 만들어고 17.6MHz의 발진 주파수와 5.7ns/단의 지연 시간을 확보했습니다. 이 링 오실레이터는 폴리이미드 기판에 제작했습니다.

베이징 대학이 만든 CNFET의 p 채널 MOS 인버터에 의한 링 오실레이터. 2017년 12월에 네이처 일렉트로닉스에 발표한 논문.

왼쪽 (a)는 회로도 

중앙의 (b)는 실리콘 다이를 전자 현미경으로 관찰한 사진

오른쪽 (c)는 출력 신호의 주파수 특성. 발진 주파수는 0.68GHz(CNFET의 채널 길이는 200nm 전원 전압은 2.8V)

왼쪽 (d)는 게이트 전극의 기생 용량을 줄이는 구조를 전자 현미경으로 관찰한 사진

왼쪽 (e)는 CNFET의 단면 구조도

하단 중앙 (f)는 게이트 전압에 따른 드레인 전류 전달 컨덕턴스의 변화

오른쪽 아래 (g)는 출력 신호의 주파수 특성. CNFET의 구조를 최적화함으로써 발진 주파수를 2.62GHz로 높였습니다.

IBM이 제작한 카본 나노 튜브 기반 플렉시블 CMOS 링 발진기의 개요. 2018년 3월에 네이처 일렉트로닉에 발표한 논문.

왼쪽 (a)는 폴리이미드 기판에 제작한 링 발진기의 전자 현미경 관찰 사진

왼쪽 가운데 줄의 (b)는 5단의 링 발진기의 회로도

중앙 (c)는 출력 신호의 주파수 특성. 발진 주파수는 1.10MHz(전원 전압은 6V)

중앙 (d)는 CNFET의 크기에 따른 발진 주파수의 변화. 5F는 채널 길이가 3μm, 겹친 부분이 3μm인 경우. 5M는 채널 길이가 3μm고 겹친 길이가 5μm의 경우. 5S는 채널 길이와 겹친 길이가 모두 5μm인 경우

오른쪽 (e)와 오른쪽 중앙 (f)는 발진 주파수와 전압의 관계. 채널 길이는 3μm.

왼쪽 (h)는 전원 전압과 발진 주파수의 관계. 채널 길이를 2μm로 줄이고 내압은 높인 구조에서 전원 전압을 올려 발진 주파수를 17.6MHz까지 높였습니다.

하단 중앙 (h)는 링 오실레이터의 1단 평균 지연 시간을 다른 재료와 비교.