AMD는 글로벌 파운드리의 14LPP를 사용
AMD는 FinFET 공정 세대에서 글로벌 파운드리의 14nm 프로세스인 14LPP를 GPU와 APU에 채용했습니다. 라데온 RX 480 (폴라리스 10)은 AMD의 첫 14LPP 제품입니다. 글로벌 파운드리의 14LPP은 삼겅과의 기술 제휴를 통한 프로세스로 동일한 PDK를 사용하며 호환되는 프로세스입니다. AMD는 FinFET 세대의 GPU 개발, 제조를 위탁하는 글로벌 파운드리와 밀접한 Design Technology Co-Optimization (DTCO)를 가졌다고 설명합니다.
간단히 말하면 파운드리가 제공하는 공정 기술 옵션 중에서 최적의 조합을 선택, 칩 물리 설계를 최적화해 보다 효율적인 칩을 실현했다는 이야기입니다. 프로세스의 피치의 미세화에 따라 다이가 줄어들고 DTCO에 의해 더 저렴하며 전력 사용량이 낮은 칩을 실현할 수 있습니다. 이것이 DTCO의 캐치 프레이즈 입니다.
GPU의 공정 기술은 28nm에서 20nm를 건너 뛰고 14/16nm FinFET로 넘어갔습니다.
글로벌 파운드리와 제휴한 삼성도 DTCO를 강하게 어필합니다.
DTCO는 FinFET 프로세스 세대에서 더욱 중요하게 여겨지고 있습니다. 이것은 FinFET 세대의 프로세스가 파운드리에서 제공하는 옵션이 더 복잡해졌기 때문입니다. 평면에서 FinFET로 트랜지스터 구조가 변화하면서 트랜지스터의 특성도 크게 바뀌었습니다. 따라서 DTCO이 중요하게 여겨지고 있습니다. AMD의 Samuel Naffziger(Corporate Fellow, AMD)는 다음과 같이 말합니다.
"프로세스 기술을 모든 측면에서 검토하였습니다. 먼저 메탈 스택(배선층)에 커스텀 작업을 했습니다. GPU에 적합한 메탈 스택의 옵션을 선택해야 했거든요. 무엇보다 중요한 건 좁은 배선층을 여러 층 쓰느냐는 것입니다. 좁은 배선은 값비싼 더블 패터닝을 필요로하기에 주의가 필요했습니다.
또한 파운드리는 3종류의 다른 게이트 전압(Vt) 트랜지스터를 제공하고 있으며, 어떤 Vt를 어디에 사용할지를 신중하게 검토할 필요가 있습니다. Vt 뿐만 아니라 트랜지스터의 다른 요소에 대해서도 폭 넓은 스케일을 제공하며 고려할 점이 많았습니다.
표준 셀 라이브러리는 먼저 셀의 높이에 따라 어떤 메탈 트랙을 쓸 것인지를 검토할 필요가 있습니다. 셀 라이브러리의 셀 높이는 9트랙과 10.5 트랙을 검토한 결과 9트랙을 골랐습니다.
이처럼 다양한 조합 중에 외장형 GPU에 최적인 것을 검토할 필요가 있었습니다. 또 디자인 툴도 최적화할 필요가 있었습니다."
FinFET 프로세스 시대의 GPU에서 중요한 메탈 레이어
현재 반도체의 로직 공정은 10층 이상의 금속 배선을 사용합니다. 메탈 레이어(배선층)는 트랜지스터에 가까운 하층일수록 메탈 피치(배선 간격)이 좁아지며 상층부일수록 피치가 넓습니다. 피치 간격은 가장 좁은 층을 기준으로 1x라 표기합니다. 예를 들어 최하층의 메탈 피치가 90nm로, 아래에서 4번째 층이 180nm 인 경우는 M1이 1x, M4가 2x라고 표기합니다.
일반 로직 프로세스에서 메탈 피치(배선 간격)가 좁은 1x 층은 2~3 층, 그 위에 2x 층, 4x 층 같은 식으로 올라가며, 최상위는 10x 이상의 매우 피치가 넓은 배선이 됩니다. 그러나 GPU를 위한 프로세스에선 지금까지 1x 메탈 피치를 8층 쓰는 게 일반적이었습니다. 이것은 GPU를 위한 특별 옵션으로 8층 1x는 파운드리가 제공할 수 있는 1x 층의 최대 옵션입니다.
GPU는 배선을 가늘게 해서 더 조밀한 배선이 나오도록 배선층을 맞춥니다. 연산 유닛 수가 매우 많은 GPU는 배선이 어렵기에, 배선을 가능한 조밀하게 하지 않으면 다이가 커지게 됩니다. 실제로 GPU의 설계를 GPU의 제조 경험이 적은 파운드리에 전달했더니 다이 크기게 확 늘어난 사례도 있습니다.
좁은 배선은 단점도 있습니다. 중간층의 배선 저항이 증가하면서 레이턴시가 늘어나 동작 클럭이 제한될 수도 있다는 거죠. 따라서 대기 시간이 중요한 CPU는 중간 배선층을 2x와 4x로 구성합니다. 하지만 GPU에서는 배선 밀도를 높여 다이를 줄이는 것이 중요하기에 중간 계층을 포함하여 8층 1x를 채용하고 있습니다.
사실, AMD는 GPU를 위한 프로세스의 메탈 레이어 세부 사항을 지금까지 공개하지 않았습니다. 그러나 APU(Accelerated Processing Unit) 용 프로세스는 메탈 레이어를 밝혔으며 이를 토대로 GPU를 위한 프로세스의 개요를 알 수 있습니다. 현재 28nm 공정 APU 인 카리조/브리스톨 릿지는 GPU와 거의 같은 메탈 레이어를 채택했다고 AMD가 설명하고 있습니다. 카리조는 8층의 1x를 사용하고 있으며 글로벌파운드리 28nm로 제조된 28A 프로세스라고 합니다. 1x 8 층, 2x와 4x가 각각 1 층, 16x 2 층입니다. AMD의 28nm 외장 그래픽용 GPU는 TSMC에서 생산하지만 거의 같은 배선 옵션이라고 추측됩니다.
참고로 같은 28nm 세대 APU라 해도 카리조 전에 개발된 카베리는 다른 배선 구성을 썼습니다. 글로벌 파운드리의 28SHP 공정에서 1x 6 층, 2x 3 층, 4x 1 층, 16x 2 층이 나옵니다. AMD는 CPU와 GPU의 중간 배선이라고 설명했습니다.
GPU와 CPU의 중간 배성 구성이었던 28nm APU 카베리.
AMD의 2개 APU 배선 구성 비교. 오른쪽 28A 배선은 GPU에 쓰이는 배선 구성과 거의 같습니다.
1x 메탈을 최소화한 FinFET 세대의 GPU 배선
28nm 공정까지의 GPU는 8 층의 1x 메탈 레이어를 사용하는 것이 특징이었습니다. 하지만 14nm 프로세스에서 GPU의 메탈 레이어의 구성은 기존의 프로세스와 크게 달라집니다.
"지금까지 GPU는 8 층의 1x 메탈을 사용했습니다.하지만 이번에는 다릅니다. 14nm 프로세스에서는 1x 메탈 레이어 가공에 더블 패터닝이 필요하기 때문입니다. 더블 패터닝은 (제조 공정 비용이) 매우 비싸므로 더블 패터닝을 사용해 메탈 레이어의 수를 최소한으로 고정할 필요가 있었습니다. 자세한 것은 말할 수 없지만 14nm에서 1x 메탈은 더 줄어듭니다 "고 Naffziger는 말합니다.
현재 로직 반도체 제조에 사용되는 ArF 노광 기술은 파장이 193nm이기에 14nm 노드의 미세한 패턴의 노출에 한계가 있습니다. 따라서 지금은 액침 공법을 사용해 액체의 굴절률로 해상도를 높이고 멀티 패터닝으로 배선 패턴을 분할, 미세한 피턴 노광이 가능하게 했습니다. 파운드리의 논리 프로세스의 경우 20nm 공정에서 가장 좁은 1x 배선층에 더블 패터닝을 사용합니다.
그러나 더블 패터닝을 도입한 배선층은 마스크 수가 2배가 되며 노광 공정도 2배가 됩니다. 즉 마스크 비용이 두배가 되고 노광 공정의 처리량이 떨어지며 제조 비용이 상승합니다. 또한 마스크 패턴의 작성이 복잡해지니 설계 공정의 비용도 오릅니다. 따라서 더블 패터닝을 사용한 1x의 층수가 많으면 웨이퍼 공정 비용이 늘어납니다. 결과적으로 GPU를 위한 프로세스에서도 1x 8층 등의 방법은 현재로선 제조 비용 때문에 도입이 불가능합니다.
따라서 14 / 16nm 공정의 GPU는 3층 정도까지 1x의 64nm 피치의 배선이며, 그 위에 레이어 1.25x의 80nm 피치 배선을 사용하는 옵션이 있다고 추정됩니다. 80nm까지는 싱글 패터닝 가공이 가능하기에 1.25x를 사용하는 구성이라면 상대적으로 고밀도 배선을 유지하면서 더블 패터닝에 의한 비용 증가를 억제할 수 있습니다.
14/16nm GPU 프로세스와 28A 공정의 비교
AMD GPU의 셀 라이브러리는 9트랙 높이
GPU는 일반적으로 표준 셀 기반의 디자인입니다. 표준 셀은 회로 설계에서 레고 블럭같은 부품이라 할 수 있습니다. 표준 셀 설계가 가능하도록 다양한 셀 높이를 갖춥니다. 셀 높이가 높을럴수록 동작 클럭을 올리기 쉬워지나, 셀 면적과 전력 사용량이 커집니다. 낮을수록 고밀도 저전력이 되지만 동작 클럭이 제한됩니다. 표준 셀 라이브러리에선 먼저 셀 높이를 고르는 게 중요합니다. Naffziger는 다음과 같이 말합니다.
"IP가 다를수록 각각 다른 라이브러리 기술을 필요로 합니다. 우리는 FinFET 프로세스에서 GPU IP에 적합한 라이브러리를 신중하게 검토했습니다. FinFET 프로세스 라이브러리의 경우 중요한 건 (트랜지스터의 크기가) 핀의 밀도에 제한된다는 겁니다. 그리고 메탈 트랙 수가 얼마나 많은 수의 핀을 셀에 배치할 수 있는지를 결정한다는 거죠.
예를 들어 9트랙 라이브러리라면 4핀이 됩니다. 더 많은 핀을 원한다면 다른(10.5트랙) 라이브러리가 되지만, 이 경우 셀이 더 커집니다. 검토 결과 GPU는 4핀의 9T 라이브러리로 가능하다고 판단했습니다."
라이브러리 셀의 높이는 메탈 레이어의 메탈 트랙(배선 트랙) 단위로 계산합니다. FinFET 공정의 경우 일반적으로 고성능 셀이 10.5 트랙(10.5T). 고밀도 표준 셀이 9트랙(9T), 초 고밀도는 7.5 트랙(7.5T) 입니다. 28nm에서 퍼포먼스 셀은 12T, 초고밀도 셀은 7T 정도였습니다(8T 등 다른 셀 높이도 있습니다).
표준 셀의 구조
왼쪽이 28nm의 일반적인 셀 라이브러리의 높이. 오른쪽은 14/16nm로 일반적인 셀 높이.
트랙 수의 핀 수의 관계
FinFET 공정의 특수한 사정 때문에 셀 라이브러리의 배선 트랙 수와 트랜지스터의 핀 수 사이에는 관계가 있습니다. 트랙 수는 곧 셀의 높이니, 셀에 배치할 수 있는 핀의 수에도 영향을 줍니다. 예를 들어 메탈 피치(배선 간격)이 64nm며 핀 피치(핀 간격)이 48nm인 경우. 9 트랙 셀은 64nm × 9 = 576nm가 되고, 이것은 핀 피치 측에서는 48nm × 12 = 576nm가 됩니다.
즉, 9T 셀의 경우 셀 내부에 12개의 핀을 배치할 수 있는 것을 의미합니다. 사실 이 중에 실제로 트랜지스터에 사용할 수있는 활성 핀은 8핀 입니다. 그리고 일반적으로 트랜지스터 당 절반의 최대 4핀이 쓰입니다. Naffziger가 9T 4핀이라 말한 것은 이것입니다. 같은 의미에서 10.5 트랙의 경우는 5핀이 됩니다.
셀 라이브러리의 트랙 높이와 핀 수의 관계
삼성의 경우 14LPP에서 Contacted Poly Pitch (CPP)의 조유에 따라 9T와 10.5T 라이브러리를 제공합니다.
삼성의 9T 셀의 예. 녹색이 활성화 핀(게이트)로 최대 4핀을 배치할 수 있습니다. 쓰이지 않는 핀은 더미 핀(더미 게이트)가 됩니다.
덧붙여서 AMD는 2015년의 ISSCC에서 AMD 28nm 공정의 GPU 코어 IP의 셀 라이브러리는 9트랙 (9T) 높이라고 밝혔습니다. AMD는 28nm 평면 프로세스와 14nm FinFET 공정 모두 GPU는 9T 라이브러리를 사용했습니다. GPU는 고성능 라이브러리보다는 성능과 밀도와 전력 균형을 잡은 라이브러리를 선택하는 경향이 있습니다.
AMD CPU 코어는 28nm 공정 12트랙(12T)에서 9트랙(9T)으로 라이브러리를 바꿨습니다. 카베리의 스팀롤러 코어 퍼포먼스 라이브러리는 12T였으나 카리조의 엑스커베이터 코어는 9T 라이브러리가 됐습니다. 따라서 CPU 코어 영역과 전력을 크게 줄였습니다.
게이트 폭에 대한 양자화의 영향은 상대적으로 적음
평면 트랜지스터는 트랜지스터의 게이트 폭(채널 폭)을 어느 정도 자유롭게 설정할 수 있었습니다. 반면 FinFET에서 게이트는 핀 형태라, 핀 수를 늘릴수록 게이트 폭은 늘어납니다. 게이트 폭이 핀 밀도가 있으니 게이트 폭이 늘어나느 Width Quantization 현상이 일어납니다. FinFET에서 게이프 폭은 정수 배율로만 조절할 수 있기에, 핀의 배정을 포함해서 라이브러리 셀 설계의 자유도가 제한됩니다. 이것은 FinFET의 불리한 점이나 Naffziger는 별로 문제가되지 않았다고 말합니다.
"사실 처음에는 게이트 폭의 양자화가 큰 문제점이었습니다. 평면 트랜지스터는 자유롭게 게이트 폭을 결정할 수 있었습니다. 그러나 FinFET은 실제 설계에 들어가선 양자화가 큰 문제가 되지 않는 것으로 나타났습니다. 왜냐하면 장치 자체의 품질이 높았기 때문입니다.
FinFET는 누설 전류가 적고 게이트 전압의 차이가 적고 구동 전류는 큽니다. 따라서 양자화는 그다지 문제가 되지 않았습니다. 양자화에서 문제가 되는 건 Flip-Flop 뿐입니다. 플립-플롭은 기존보다 상대적으로 크기가 커질 가능성이 있어, 이것만 커스텀 셀입니다."
FinFET 세대에서 해결해야 할 게이트 폭의 양자화
FinFET는 성능의 기준인 누설 전류가 극적으로 줄어듭니다.
게이트 전압의 차이가 줄어들며 설계 마진을 좁힐 수가 있습니다.
FinFET은 소스 - 게이트 - 드레인 구조가 입체화돼 분리됩니다. 따라서 누설 전류가 억제돼 구동 전류가 크고, 또한 트랜지스터마다 게이트 전압 편차도 억제됩니다. 즉 트랜지스터 자체의 성능이 높아서 이를 커버하면 차이도 줄어듭니다. 그만큼 설계 마진을 줄일 수 있습니다. 따라서 게이트 폭의 설계 자유도가 제약되도 그다지 문제가 없다고 합니다.
플립 플롭을 커스텀 셀 처리
AMD는 FinFET에서 일부 커스텀 셀을 도입했는데 Mlti-Bit Flip-Flop (MBFF)입니다. FinFET 프로세스에서 최소한의 게이트 폭은 1 핀이며 Flip-Flop은 최소의 게이트 폭만 필요로 하기에 각각 1핀이 됩니다. 게다가 각각의 Flip-Flop 클럭을 디스트리뷰트합니다. FinFET 프로세스에서 양자화에 의한 제약으로 인해 평면 프로세스보다 Flip-Flop 셀 군이 차지하는 면적이 커져 버릴 가능성이 있습니다.
그래서 폴라리스 설계에 있어서 AMD는 4개의 플립 플롭을 묶어 클럭을 공유함으로서 전력과 공간을 절약했습니다.Mlti-Bit Flip-Flop (MBFF)의 클럭 공급의 공유 설계 자체는 AMD만의 독특한 디자인이 아니며 논문도 여럿 있습니다. 허나 GPU에선 플립 플롭이 많기에 그 효과는 큽니다.
AMD의 커스텀 셀에서 Mlti-Bit Flip-Flop (MBFF)의 클럭 공유
GPU는 논리 회로 내에서도 래치 등 방대한 플립 플롭을 사용합니다. AMD의 폴라리스 10은 다이에 총 2100만개의 플립 플롭을 갖춥니다. 거대한 병렬 프로세서인 GPU는 클럭 동기화로 동작하는 로직 회로가 많기에, 클럭 동기화를 위한 플립-플롭이 늘어납니다. 그 전력 소비는 GPU 다이의 TDP(Thermal Design Power)의 15%를 차지합니다. GPU의 면적과 전력의 큰 플립 플롭 때문에 FinFET에서 플립 플롭의 면적이 늘어나는 경향이 있습니다. 그러나 커스텀 셀로 플립 플롭의 클럭 전력은 40% 줄였고, TDP는 4~5% 줄였다고 합니다.
이렇게 보면 FinFET 세대의 GPU는 CPU와 또 다른 물리적 설계 / 회로 설계 노력이 필요함을 알 수 있습니다. 기존 평면 트랜지스터 공정의 미세화보다 설계 난이도가 높기에 더 많은 기술이 필요합니다.
