TSMC가 GAAFET를 사용한 첫 노드인 N2(2nm 급)를 발표했습니다. N2는 4방향 모두를 게이트로 둘러싼(게이트 올 어라운드) 나노시트 트랜지스터를 사용해 전기 누출을 줄입니다. 또 채널을 확장하고 구동 전류와 성능을 높이거나, 채널을 줄여 전력 소비와 제조 단가를 줄일 수도 있습니다. 여기에 전력 공급을 늘리고 이를 낭비하지 않기 위해 뒷면(backside)에서 전원을 공급합니다. 

 

 

그래서 N2는 전력/복잡도가 같을 경우 성능이 10~5% 높고, 클럭이 같다면 전력 사용량이 25~30% 가량 낮습니다. N3E와 비교하면 칩 밀도는 1.1배 늘어납니다. N5와 비교하면 1.3배 가량 늘어납니다. 여기서 말하는 칩 밀도는 전체의 50%가 로직, 30%가 SRAM, 20%가 아날로그 회로로 구성된 칩을 가리킵니다. N2는 멀티 칩렛 패키지를 도입한 제품에서 널리 쓰일 것이라 예상하며, 2025년 말에 나올 듯 합니다. 

 

 

N3 FinFlex는 하나의 설계 툴로 만든 하나의 다이에서 구역마다 다른 옵션을 쓸 수 있도록 하는 설계입니다. 1-2핀은 초저전력/최고 밀도, 2-2핀은 성능과 효율의 균형, 3-2핀은 고성능을 위한 구성입니다. 

 

 

이렇게 하나의 다이에서 서로 다른 구성이 가능하게 해줍니다. 3-2로는 CPU를 만들고 2-1로 GPU 기능을 만드는 식으로 조합이 가능합니다. 

 

 

그리고 2025년까지 기존의 성숙 노드와 특수 노드의 생산량을 50% 가량 확장한다고 밝혔습니다. 여기에는 대만, 일본, 중국에 새로운 팹을 건설한다는 내용이 포함됩니다. 최첨단 공정을 사용하는 고성능 제품을 보조할 칩이 필요하고, 자동차의 반도체 사용량이 늘어나면서 이런 노드의 수요가 늘어날 거라 보고 있습니다. 

 

 

이번 공정 확장에는 다음 공장들이 포함됩니다.

일본 구마모토 팹23 1단계: N12, N16, N22, N28 노드, 월 45,000장 300mm 웨이퍼 생산

대만 타이탄 팹14 8단계

대만 가오슝 팹22 2단계

중국 난징 팹16 1B단계. N28 이후의 고급 노드 도입

 

 

그리고 3D 실리콘 적층인 3D패브릭 솔루션을 공개했습니다. 

 

CoW(Chip-on-Wafer) 기술을 사용하여 SRAM을 L3 캐시로 적층하는 CPU 
WoW(Wafer-on-Wafer) 기술을 사용하여 딥 트렌치 캐패시터 다이 위에 적층 

 

이들 3D 적층은 모두 N7 노드에서 생산 중이며, 2023년에는 N5 노드에도 적용될 예정입니다.