글로벌 파운드리의 7nm 공정이 AMD를 가속

AMD가 세계 최초의 7nm 공정 GPU로 베가 아키텍처를 출시하려 합니다. 이미 실제 칩은 완성돼 샘플링 중이며 올해 안에 정식으로 등장합니다. 경쟁사인 NVIDIA보다 먼저 7nm GPU를 출시하는 것입니다. NVIDIA의 원래 계획은 10nm GPU를 볼타에 해당하는 세대에 출시하는 것이었으나 12nm 볼타로 전환했습니다. AMD도 12nm 공정의 GPU를 메인 스트림으로 출시할 예정이었지만 하이엔드는 7nm로 한걸음 나아갑니다.

 

반도체 공정 기술의 선두였던 인텔이 10nm를 진행할 때 AMD는 7nm GPU로 한발 더 나갑니다. 숫자로 보면 AMD가 인펭릉 앞섭니다. 그러나 그 배경에는 AMD 7nm 칩의 생산을 담당하는 글로벌 파운드리의 7nm 공정이, 인텔 10nm 공정보다 기술적으로 발전이 크지 않다는 이유가 있습니다.

 

 

왼쪽부터 인텔의 ArF 10nm 글로벌 파운드리의 ArF 7nm, TSMC의 ArF 7nm, 삼성의 EUV 7nm

 

각 제조사의 프로세스 기술

 

 

7nm 공정 세대에서 더욱 복잡해지는 멀티 패터닝 기술

 

반도체 공정에서 미세 가공을 수행하는 패터닝 기술에는 몇 가지 종류가 있습니다. 현재는 파장이 193nm인 단파장 자외선 레이저(ArF 엑시머 레이저)를 광원으로 사용합니다. 193nm의 파장으로 40nm보다 낮은 피치의 미세 가공을 수행합니다. 엄청 두꺼운 칼로 얇게 썰어내는 것과 같지요.

 

원래대로라면 이보다 파장이 좁은 광원이 필요하지만, 일단은 굴절과 멀티 패터닝을 동원해 미세 가공을 실현하고 있습니다. 먼저 물에 담궈 굴절시켜 해상도를 높이는 액침 노광(Liquid Immersion)으로 193nm ArF에서 80nm 피치까지 가공이 가능합니다. 도 패턴을 여러번 가공해 보다 세밀하게 가공이 가능한 멀티 패터닝 기술도 도입하고 있습니다. 

 

기존에는 1층 배선층(메탈 레이어)를 가공할 때 노광(Litho)-식각(Etch)을 한번씩 하는 LE(Litho-Etch) 싱글 패턴 가공을 썼습니다. 80nm 이하의 피치에는 1층에 노광-식각을 두번 하는 LELE(Litho-Etch-Litho-Etch) 더블 패터닝(Double Patterning)이 도입됐습니다. 한발 더 나가 3번 수행하는 LELELE(Litho-Etch-Litho-Etch-Litho-Etch : LE3)도 현재 쓰고 있습니다. 심지어 네번 하는 LELELELE (LE4)도 있습니다. LE 계열 멀티 패터닝(Multi-Patterning)에도 여러 방식(LFLE 등)이 있습니다.

 

LE 공정을 여러번 반복하는 것과 다른 방식의 멀티 패터닝 기술도 있습니다. 자기 정합형 더블 패터닝(SADP : Self-Aligned Double Patterning), 다른 말로 측벽 기술이라고도 합니다. 재료의 양쪽 측벽 패턴을 생성해 2개가 모여있는 라인을 형성합니다. 또 이걸 두번 반복하는 SAQP(Self-Aligned Quadruple Patterning)도 있습니다.

 

주요 멀티 패터닝 기술 

 

두 기술 사이에는 일장일단이 있습니다. LELE는 배선을 구부린 2D 배선 패턴을 생성할 수 있으나, 이걸로 커버되는 배선 간격은 60nm까지입니다. 이에 비해 SADP는 기본 적으로 2개의 선이 같은 간격으로 늘어선 1D 패턴이라 자유도가 제한됩니다. 그러나 40nm까지의 배선 간격을 뽑아낼 수 있습니다. 반도체 제조사 중엔 인텔이 SA 계열을 좋아하고 삼성은 LE를 선호하는 경향이 있습니다. 삼성이 EUV로 전환을 서두르는 것도 2D의 LE 시스템에서 2D EUV로 바꾸기 수월해 그렇습니다.

 

패터닝 기술이 다르기에 가공할 수 있는 피치 역시 달라집니다. 80nm까지는 싱글 패터닝 LE, LELE는 60nm 대 중반, LELELE는 50nm 이하까지 됩니다. SADP는 LE의 절반인 40nm까지, SAQP는 20nm 정도입니다. 반도체 제조사마다 서로 다른 멀티 패터닝 기술을 선택해 배선 구조를 조립합니다. 이는 피치 크기와 제조 난이도와도 관련이 있습니다. 

 

 

멀티 패터닝 기술로 가공할 수 있는 피치 

 

인텔과 글로벌 파운드리의 공정. 하층 메탈 레이어가 크게 다르다

 

메탈 레이어를 보면 인텔 10nm와 글로벌 파운드리의 7nm는 피치가 상당히 다릅니다. FEOL의 핀 뒤쪽 게이트 피치는 인텔이 54nm, 글로벌 파운드리는 56nm입니다. 이 수치는 10/7nm 세대에서 54~56nm로 거의 정해져 있습니다. 그러나 MOL과 BEOL 하층은 꽤나 차이를 보입니다.

 

최하층인 M0은 인텔과 글로벌 파운드리 모두 메탈 피치가 40nm입니다. 그러나 M1은 인텔이 36nm, 글로벌 파운드리가 게이트 피치와 똑같은 56nm입니다. 글로벌 파운드리에서 메탈 피치가 가장 좁은 곳은 40nm의 M0/M2/M3입니다. 최소 메탈 피치(MMP)는 인텔 36nm, 글로벌 파운드리 40nm로 차이가 상당히 큽니다. 겨우 4nm 차이로 보이지만 40nm를 경계로 필요한 패터닝 기술이 달라집니다. 

 

또 일렉트로 마이그레이션 내성과 배선 저항에도 큰 영향을 줍니다. 40nm와 36nm는 피치 차이가 10% 뿐인데 왜 결과는 크게 차이나는 것일까요? 그건 지금 배선에 쓰는 구리 재료는 실리콘을 오염시키기에, 구리 배선을 덮도록 라니어와 배리어를 넣기 때문입니다. 이들의 두께는 일정하니 이걸 더하면 실제 배선은 더 얇아지게 됩니다. 

 

 

글로벌 파운드리가 2017 Symposia on VLSI Technology and Circuits에서 공개한 슬라이드입니다. 피치가 좁아질수록 구리 배선 자체가 차지하는 비율이 급속하게 떨어지는 것을 알 수 있습니다. 그리고 이 문제는 40nm 이후부터 심각해집니다.

 

 

인텔과 글로벌 파운드리의 멀티 패터닝 기술이 다름

 

 

그럼 인텔의 10nm와 글로벌 파운드리의 7nm에서, 각 계층의 멀티 패터닝 기술은 어떻게 될까요? 두 회사 모두 핀은 SA 계열, 멀티 패터닝 기술은 SAQP를 사용합니다. SAQP는 측벽으로 라인을 형성한 뒤, 그 라인에 측벽을 더 만들어 4개로 분할합니다. SAQP는 선이 고르게 모여 있어 핀 가공에 적하다는 장점이 있어, EUV 패터닝을 도입한 후에도 FinFET의 핀은 SAQP를 계속해서 사용합니다. 

 

패터닝 기술에서 인텔과 글로벌 파운드리가 큰 차이를 보이는 부분은 메탈 레이어입니다. 인텔 10nm는 M0과 M1에 핀과 같은 SAQP를 사용합니다. 따라서 공정이 복잡하고 제약이 많아집니다. SA 계열 공정은 복잡성은 쉽게 극복할 수 있다고 인텔은 말하지만, 다른 파운드리는 여기에 부정적입니다. 레이어는 M5까지 SADP지만, 글로벌 파운드리의 7nm는 M0부터 M3까지 SADP, 배선에는 SAQP를 사용하지 않습니다. 또 글로벌 파운드리의 M4/M5는 LE 싱글 패터닝입니다.

 

간단히 말하면 M5까지 하층 메탈 레이어(배선층)의 패터닝 기술은 인텔 10nm가 글로벌 파운드리 7nm보다 더 조밀합니다. 그 때문에 인텔 10nm가 글로벌 파운드리 7nm보다 만들기가 더 어렵습니다. 글로벌 파운드리와 TSMC가 40nm 메탈 피치를 쓴 이유는 SADP에 대응하는 한계가 40nm이기 때문입니다. 배선에 SAQP를 쓰지 않았기에 40nm 이상으로 나가지 못합니다. 

 

 

인텔과 글로벌 파운드리의 배선 재료 차이 

 

이 차이는 더 중요한 배선 재료에도 어느정도 영향을 미칩니다. 피치가 좁아지면 전자 이동(electromigration)이 큰 문제가되기 때문입니다. 배선을 이동하는 전자 때문에 배선의 금속 원자가 움직이면서 배선에 결함이 생깁니다. 전자 이동은 전류 밀도가 높아지면 커지고 배선이 가늘어질수록 문제가 늘어납니다. 

 

 

이를 해결하기 위해 인텔은 36nm 피치의 최하층 배선 재료로 기존의 구리가 아닌 새로운 재료인 코발트를 사용합니다. 반면 글로벌 파운드리의 40nm 메탈 레이어는 여전히 구리를 씁니다. 코발트 배선은 전자 이동 내성이 개선되지만 저항은 늘어납니다. 코발트가 구리보대 실제 배선의 크기를 늘릴 수 있어(배리어와 라이너가 얇아짐) 저항이 줄어들지만 저항은 문제가 될 가능성이 있습니다.

 

글로벌 파운드리는 배선 자체는 여전히 구리입니다. 그러나 MOL의 연결에 코발트를 사용합니다. 또 글로벌 파운드리는 SDAP 배선에도 코발트를 씁니다. 글로벌 파운드리 역시 비슷하게 문제를 해결하는 걸로 보입니다. 그러나 배선 자체를 코발트로 바꾼 인텔과 비교하면 파격적이진 않습니다. 반대로 말하면 인텔의 36nm 피치를 실현하기 위해 코발트를 써야할 정도로 공정이 어렵다는 말이 됩니다.

 

 

전자 이동 내성을 향상

 

 

인텔 10nm보다 장애물이 더 적은 글로벌 파운드리 7nm

 

이처럼 인텔 10nm와 글로벌 파운드리의 7nm는 제조 난이도에 상당히 큰 차이가 있음을 알 수 있습니다. 인텔 10nm는 상당히 급진적이며 글로벌 파운드리 7nm는 꽤나 보수적입니다. 물론 실제 양산 단계에서 글로벌 파운드리도 문제가 생길 수 있으나, 글로벌 파운드리의 7nm 쪽이 생산에서 장애물이 낮은 건 확실합니다.

 

하지만 제조 비용은 이야기가 또 다릅니다. 글로벌 파운드리의 7nm 공정은 인텔 10nm와 비교하면 확실히 공정의 복잡도가 낮습니다. 이는 제조 비용에서도 우세하다는 소리입니다. 그러나 지금의 GPU와 CPU에 쓰는 16/14nm 프로세스와 비교하면 프로세스 복잡도는 훨씬 높습니다.

 

 

글로벌 파운드리의 7nm GP와 TSMC 16nm의 저가형 버전 배선 구조를 비교한 그림입니다. TSMC에서 GPU를 제조하는 공정은 중간 80nm 피치의 메탈 레이어 수가 훨씬 많을 것입니다. 왼쪽 글로벌 파운드리의 7nm와 같은 정도의 80nm 피치 층을 GPU에서 사용한다고 추측됩니다. 따라서 단순 비교는 안되지만 M5 아래의 메탈 레이어는 비교가 가능합니다. M5 아래의 메탈 피치의 차이는 크게 두드러지는데, TSMC 16nm는 모두 LELE로 가공할 수 잇는 64nm 피치입니다. 글로벌 파운드리의 7nm는 마스크 레이어 수가 많으니 제조에도 많은 돈이 들어가고 처리 속도도 떨어집니다. 마스크 수가 늘어나면 수율에도 악영향을 미칩니다.

 

TSMC의 16nm와 글로벌 파운드리의 14nm는 같은 세대의 공정으로 메탈 피치도 어느 정도 비슷합니다. 따라서 글로벌 파운드리의 프로세서에서도 14nm에서 7nm로 가며 마스크 수와 공정 수가 크게 늘어납니다. 제조된 웨이퍼 1장에 들어가는 비용은 14nm보다 7nm가 훨씬 높아집니다. 따라서 같은 정도의 다이 크기에, 수율이 같다 하더라도 칩 제조 비용은 늘어나게 됩니다.

 

 

멀티 패터닝에 의한 제조 비용 상승, 수율에 미치는 영향

 

최신 공정일수록 웨이퍼 생산 비용은 늘어납닏. 16/14nm 프로세스에서 10/7nm 공정으로 전환은 지금까지처럼 그리 간단하지 않습니다. 제조 비용이 중요한 제품은 16/14nm 공정에 머무르며, 비싼 값으로 만들어도 되는 제품은 10/7nm 공정으로 이행하게 됩니다. 또 글로벌 파운드리는 중간 세대인 10nm를 생략했습니다. 그래서 고객들은 14/12nm나 7nm를 선택해야 합니다. 

 

7nm 버전 베가에서 AMD가 GPU 컴퓨팅/머신 러닝을 위한 라데온 인스팅트만 언급한 것도 마찬가지 이유에서입니다. 제조 공정을 처음 개발했을 땐 수율이 낮습니다. 따라서 7nm 베가는 당분간 제조 가격이 비쌀 수밖에 없습니다. 그래서 일단 비싸게 팔 수 있는 라데온 인스팅트에만 먼저 쓴다고 보여집니다. 

 

AMD는 컴퓨텍스 발표회에서 7nm GPU를 게임 시장에 출시한다고 밝혔습니다. 그러나 그게 언제인지는 명확히 하지 않았습니다. 베가 7nm가 게임용 그래픽카드로 등장하는 건, 라데온 인스팅트가 출시되고 상당한 시간이 지난 후일 것입니다. 또 GPU 컴퓨팅과 게임용 그래픽카드에 들어가는 7nm 베가가 같은 다이인지도 알려지지 않았습니다. AMD가 NVIDIA처럼 GPU 아키텍처를 GPU 컴퓨팅/머신 러닝용과, 그래픽에 최적화된 모델로 나누는 쪽으로 갈 수도 있습니다. 7nm 베가 최상위 모델이 GPU 컴퓨팅과 머신 러닝에 최적화된 아키텍처일 가능성이 있습니다. 

 

하지만 AMD가 지금 당장 GPU의 다이 종류를 늘릴 여유가 없다고 추측됩니다. 특히 7nm 공정은 마스크 수가 많으니 마스크 비용도 치솟고, 다이 종류를 늘리면 비용이 크게 늘어납니다. NVIDIA의 경우 컴퓨팅을 위한 하이엔드 GPU 사업이 순조로워 GPU 다이 종류를 늘려도 충분한 수익을 낼 수 있습니다. 그러나 AMD는 지금까지 그랬던대로 하나의 다이로 그래픽과 GPU 컴퓨팅, 머신 러닝을 커바할 가능성이 높습니다. 따라서 7nm 베가 다이를 그래픽 시장에 일찍 내놓지 않는 건 제조 비용 때문일 겁니다. 

 

 

7nm의 제조 비용은 EUV 패터닝이 도입되면서 마스크 수와 공정 수가 줄어듭니다. 그러나 EUV 노광 장치 그 자체가 비싸기에 감가 상각에 시간이 걸립니다. 그 전까지는 7nm 공정이 16/14/12nm 프로세스와 함께 공존할 것입니다. GPU도 하이엔드 제품은 8/7nm로 이행하지만 메인스트림은 12nm에 잠시 머무를 것으로 예상됩니다.

 

이런 경향은 GPU 뿐만 아니라 모바일 SoC 등 다양한 제품에서 비슷하게 나타나게 됩니다. 하이엔드 제품은 첨단 프로세스로 이행하지만, 메인스트림과 밸류 시장의 제품은 기존의 성숙된 공정에 머무르는 추세입니다. 최근 모바일 SoC는 하이엔드가 16/14nm에서 10nm로 바뀌었으나, 메인스트림은 16/14nm에 머물러 있습니다. 비슷한 현상이 앞으로 더 오랬동안 지속될 것으로 추측됩니다. 이런 배경에서 AMD는 메인스트림 시장에 12nm GPU를 출시해야 합니다. 7nm GPU와 12nm GPU의 공존은 필수입니다.

 

 

대용량 캐시를 실현하는 작은 SRAM 셀

 

 

글로벌 파운드리 7nm 공정의 다른 특징은 다양한 게이트 전압(Vt) 트랜지스터를 만들고 이를 분리하는데 도핑을 쓰지 않는 multi-workfunction (multi-WF)가 있습니다. 이 방식은 높은 이동성과 Vt 변동 억제 효과가 있습니다. Vt의 변동이 줄어들면 결과적으로 고클럭 제품이 더 안정적으로 나오게 됩니다. 느린 트랜지스터가 동적 클럭을 제한하는 요소가 줄어들기 때문입니다.

 

 

게이트 전압은 일반형인 RVt (Regular Voltage Threshold), 낮은 전압의 LVt (Low Voltage Threshold), 그보다 더 낮은 SLVt (Super Low Voltage Threshold), HPC 전용의 XLVt의 4가지가 있습니다. GPU의 경우 CPU만큼 높은 클럭으로 동작하지 않기에 빠르지만 전력 사용량이 큰 XLVt는 쓰지 않는다고 보입니다.

 

 

SRAM 셀 면적에는 핀 피치가 큰 영향을 줍니다. 따라서 핀 피치가 좁은 글로벌 파운드리의 7nm SRAM 셀은 면적이 작습니다. 6T SRAM에선 용량 밀도가 높은 HD (High Density) 셀 면적이 0.0269제곱μm, 성능이 높은 HC (High-Current) 셀의 면적은 0.0353제곱μm입니다. 14nm와 비교하면 HC는 2배의 성능 향상, HC는 2배 이상의 밀도 증가가 있습니다. 코어의 레지스터나 캐시에서 더 빠르거나 용량이 큰 캐시를 만들 수 있게 됩니다. 7nm 세대의 GPU에선 캐시 용량이 늘어날 것 같습니다. 참고로 인텔의 10nm HDC SRAM 셀 크기는 0.0312제곱μm입니다. 

 

 

미세 공정에서 Via와 연결(Contact)의 공간이 작아지면 성능이나 신뢰성에 문제가 생기게 됩니다. 글로벌 파운드리의 7nm큰 Via와 컨택트도 쓸 수 있도록 했습니다. 위 이미지는 고속 SerDes의 버퍼로 보통 크기보다 더 큰 Via와 컨택트를 생성한 것입니다.