3D 낸드 플래시 메모리의 적층이 갈수록 늘어나고 있습니다. 현재 수직 방향의 셀 트랜지스터 적층이나 워드라인 적층은 176단까지 늘었습니다. 2019년 봄에 128단이었으니 2년 동안 1.375배 늘어난 셈입니다. 2022년이나 2023년에는 200단 이상으로 올라갈 가능성이 큽니다.
적층 수보다 더 대단한 건 기억 밀도(저장 용량/실리콘 다이 면적)의 증가 속도입니다. 2021년 봄에 QLC의 저장 밀도는 13.8Gbit/제곱mm, TLC는 10.8Gbit/제곱mm였습니다. 2020년 봄에는 QLC가 8.9Gbit/제곱mm, 2019년 봄에는 TLC가 7.8Gbit/제곱mm였습니다. 각각 1.55배와 1.38배 늘었습니다. 가로세로 1mm의 실리콘에 10Gbit 이상의 데이터를 저장할 수 있게 됐습니다.
ISSCC 반도체 회로 기술 학회에선 2011년부터 2021년까지 10년 동안 낸드 플래시의 저장 밀도가 31.4배 늘었고, 매년 1.41배씩 계속 늘어나 2년 동안 2배, 4년에 4배가 됐다고 설명합니다.
기억 밀도 의 향상 속도를 유지하기 위해 3D 낸드를 도입
10년 전인 2011년에 최첨단 낸드 플래시 메모리는 3D가 아니라 2D였고, 기억 밀도는 0.44Gbit/제곱mm였습니다. 2년 후인 2013년에도 여전히 2D 낸드였으며 0.87Gbit/제곱mm, 즉 2년마다 2배 수준으로 밀도가 늘었습니다. 2006년 이후 낸드 플래시 메모리의 저장 밀도는 15년 동안 2년에 2배 수준의 속도로 늘어 왔습니다.
낸드 플래시 메모리는 3D 낸드를 도입하며 기억 밀도의 향상 속도가 높아진 것처럼 보이지만 그건 아닙니다. 2D 낸드는 2년마다 2배의 속도로 밀도를 높였으며, 그 속도를 유지하기 위해 3D 낸드를 도입했습니다. 2D 낸드의 한계로 밀도 향상 속도를 유지하기 어려우니 3D를 도입한 겁니다.
주변 회로와 셀 어레이를 적층해 성능과 밀도를 개선
대형 메모리 제조사들이 워드 라인의 적층 수를 144~176단으로 늘린 초 고밀도 3D 낸드 플래시 메모리 기술을 2021년 2월의 ISSCC 학회에서 발표했습니다. 인텔, 키옥시아-웨스턴 디지털, 삼성 전자입니다. 이들은 메모리 셀 어레이의 분할을 2개에서 4개로 늘려 CMOS 주변 회로와 메모리 셀 어레이 적층 구조(CUA, CMOS Under the Array)의 실리콘 면적을 줄이고 속도를 늘렸습니다.
적층 수를 늘리면 만들기가 어려워집니다. 그래서 워드 라인의 배선과 층간 절연막의 두께를 줄이게 됩니다. 그럼 워드 라인의 저항과 용량이 증가하고, 셀 트랜지스터의 작동 속도가 떨어집니다. 이를 막기 위해 메모리 셀 어레이를 4개로 분할해 워드라인을 줄이고, 저항이 늘어나는 걸 막고, 워드 라인의 용량을 줄입니다.
다만 4개로 분할하면 CMOS 주변 회로의 실리콘 면적이 늘어나게 됩니다. 2019년 ISSCC에서 도시바(지금은 키옥시아)-WD 연합은 128단 512Gbit 칩을 발표했는데, 4분할 도입 이후 실리콘 면적이 15% 늘었다고 설명했습니다. 하지만 여기에 CUA 기술을 도입하면 면적 증가를 1% 이하로 낮출 수 있습니다.
다른 핵심 기술을 봅시다. 멀티 레벨 셀은 TLC와 TLC 그대로입니다. 실리콘 다이 저장 용량은 1Tbit나 512Gbit입니다. 용량 증가는 계속해서 진행 중입니다. 다이 면적은 1Tbit가 74~98제곱mm로 100제곱mm 아래로 줄었으며, 512Gbit는 47~60제곱mm로 약 50제곱mm 수준까지 줄었습니다.
인텔 144단, QLC 사상 최대의 저장 밀도를 달성
인텔은 2D 낸드 플래시 시절에 플로팅 게이트 기술을 사용했습니다. NOR 플래시 메모리 이전으로 보면 자외선 소거형 EPROM(UVEPROM)에서 플로팅 게이트 기술을 도입한 비 휘발성 메모리를 개발했습니다. 인텔이 비 휘발성 메모리에서 플로팅 게이트를 써온 것도 50년이 넘습니다. 인텔은 NOR 플래시 메모리의 개발과 상용화에 앞장섰으나, 낸드 플래시 메모리에서는 다른 회사보다 늦었습니다. 그래서 마이크론과 손을 잡고 공동 개발을 시작, 2D 낸드부터 3D 낸드까지 만들었습니다. 그 결과 3D 낸드에선 32단으로 시작해 96단까지 적층 수를 올렸습니다.
144단 적층을 수행한 4세대 3D 낸드는 인텔의 독자 개발 제품입니다. 이 기술로 만든 1Tbit 칩을 ISSCC 2021에서 발표했습니다. 4세대 3D 낸드의 프로토타입은 QLC를 사용해 13.8Gbit/제곱mm라는 반도체 메모리 사상 최대의 저장 밀도를 달성했습니다. 인텔/마이크론 공동 개발의 3세대 96단 1Tbit 칩과 비교하면 워드라인의 적층 수는 1.5배, 저장 밀도는 1.55배 늘었으며 실리콘 다이 면적은 65%로 줄었습니다.
또 QLC 3D 낸드 플래시 메모리 중에서 가장 빠른 속도도 달성했습니다. 데이터 기록(프로그램) 시간은 1.63ms로 96단 QLC보다 20% 정도 빠릅니다. 프로그램 처리량은 40MB/s로 96단 QLC보다 30% 정도 높습니다. 최대 읽기 시간은 128μs로 96단 QLC보다 20% 정도 짧습니다. 인텔은 TLC보다 QLC 쪽에 주력해 나가는 것처럼 보입니다....는 SK 하이닉스에게 낸드 사업을 매각했지만요.
SK 하이닉스: TLC 사상 최대의 저장 밀도
SK 하이닉스는 3D 낸드 플래시 메모리의 개발은 늦게 시작했으나, 지금은 다른 경쟁사와 비교할 수준까지 올라왔습니다. SK 하이닉스는 2D 낸드 플래시 메모리에서 플로팅 게이트 방식을 썼지만 3D 낸드 플래시 메모리에서 차지 트랩 방식으로 전환했습니다. 이건 삼성, 키옥시아, WD와 같습니다. 사실상 업계의 대세인듯.
SK 하이닉스의 특징은 CMOS 주변 회로와 메모리 셀 어레이를 적층하는 기술인 PUC (Periphery Under Cell array)를 플로팅 게이트 방식에서 가장 먼저 제품에 도입했다는 겁니다. 하지만 QLC 기술의 상품화에는 적극적이지 않으며 제품의 주류는 TLC입니다. 왜냐면 2019년까지 낸드 플래시 메모리의 매출 대부분이 스마트폰을 차지했고, QLC를 많이 쓰는 SSD의 비중은 30%가 채 되지 않았기 때문입니다. 2020년에는 SSD의 비중이 절반을 차지하면서 QLC의 개발이 늘어날 듯 합니다.
워드라인의 적층이 늘어나며 워드 라인의 ㅈ항과 용량이 늘어나는 걸 막기 위해, 메모리 셀 어레이를 4개의 판으로 나누고 워드라인 디코더를 그 중앙에 배치했습니다. 워드라인 디코더를 끝 부분에 배치하는 것과 비교하면 저항과 용량이 절반이 됩니다.
도 워드라인의 적층 수가 늘어나면서, 워드라인의 저항과 용량의 차이도 커집니다. 이를 줄이기 위해 메모리 셀의 위치에 따라 워드라인을 4개의 그룹으로 나누고, 각 그룹마다 지연 시간이 최소화되도록 워드라인의 오버 드라이브 전압을 제어했습니다. 이를 통해 쓰기 시간을 5% 줄였습니다.
키옥시아-웨스턴 디지털: TLC 사상 최고 수준의 저장 밀도
1999년 10월 7일에 도시바와 샌디스크가 낸드 플래시 메모리를 공동 개발하고, 생산을 위한 합작 회사를 절반씩 출자하기로 합의했습니다. 반도체 업계에서 20년 이상 업무 제휴가 계속되는 사례는 보기 드뭅니다. 이후 도시바가 2007년 6월에 BiCS(bit Cost Scalable) 구조의 3D 낸드 셀 스트링을 VLSI 테크놀러지에 발표했는데, 이 때 3D 낸드의 기본 기술인 메모리 스루 홀 형성, 차지 트랩 방식의 셀 트랜지스터 기술이 등장했습니다.
하지만 3D 낸드 플래시 메모리의 본격적인 시작은 삼성이 2013년 8월에 24단 3D 낸드 기술의 128Gbit 양산을 발표한 게 먼저고, 도시바-샌디스크는 BiCS3 64단부터 시작했습니다. 이후 2017년 2월에는 TLC 방식으로 512Gbit 칩까지 만드는 데 성공했습니다.
키옥시아-WD는 6세대인 BiCS6에서 1Tbit 용량의 3D 낸드를 발표했습니다. 워드라인 적층 수는 170단 이상입니다. 또 2021년 2월 18일의 보도자료에서는 162단이라고 밝혔습니다. 멀티 레벨 셀 기술은 TLC입니다. 저장 밀도는 10.4Gbit/제곱mm로 TLC의 최고 수준인 SK 하이닉스의 10.8Gbit/제곱mm와 비슷합니다. 실리콘 다이 면적은 98제곱mm로 1Tbit TLC 메모리 중에선 가장 작습니다.
저장 밀도를 높이기 위해 CUA(Circuit Under Array) 구조를 채용, 아날로그 회로와 센스 앰프 회로를 메모리 셀 바로 아래의 실리콘 웨이퍼 표면에 넣고, 이 메모리 셀 어레이를 4개의 판으로 분할해 동작 속도를 높이며 전원/접지를 각 판마다 할당해 전원 간섭을 막았습니다.
삼성: 빠른 속도의 17x단 3D 낸드를 개발
삼성은 3D 낸드의 도입에 가장 적극적인 곳입니다. 2018년 8월에 1세대 3D 낸드 플래시를 발표했습니다. 1세대부터 양산을 시작한 곳은 삼성 뿐이죠. 2013년부터 2016년까지는 3D 낸드 플래시 메모리의 개발/양산을 삼성이 독점했습니다. 워드라인의 적층 수는 24단부터 48단으로 늘었습니다. 4세대 64단에서는 경쟁사가 등장하기 시작합니다. 키옥시아-WD는 64단 TLC 조합으로 512Gbit 칩을, 인텔-마이크론은 64단 QLC 1Tbit를 개발했습니다. 이게 2017~2018년의 일이고요. SK 하이닉스도 2019년에는 삼성과 경쟁할 수준까지 발전했습니다.
그래서인지 몰라도 삼성은 플래시 메모리 업계에 기술을 선보이지 않았습니다. 2018년부터는 플래시 메모리 관련 가장 큰 이벤트인 플래시 메모리 서밋에도 참석하지 않았습니다. 그 전까지는 기조 강연과 전시를 했는데 말이죠. 2019년과 2020년에도 참가하지 않았습니다. 그러다가 2019년의 ISSCC에서 달라집니다. 삼성은 2014~2018년의 ISSCC에서 기술 강연에 힘을 쏟았다가 2019년에는 소극적인 자세를 보였고, 2020년에서는 92단 5세대 QLC를 발표했습니다.
ISSCC 2021에서는 7세대 3D 낸드로 512Gbit 플래시 메모리를 만들었습니다. 워드라인의 적층 수는 170단 이상, 멀티 레벨 셀 기술은 TLC입니다. 저장 밀도는 8.5Gbit/제곱mm로 SK 하이닉스/키옥시아-WD보다는 조금 낮습니다. 속도를 위해 메모리 셀 어레이를 4개의 판으로 분할하고, 주변 회로와 메모리 셀 어레이를 적층하는 COP(Cell Over Peri) 기술을 도입했습니다. 메모리 셀 어레이와 입출력 패드를 제외한 주변 회로의 대부분을 메모리 셀 어레이의 바로 아래에 배치해, 읽기 처리량은 1.84GB/s, 쓰기는 184MB/s를 기록했습니다.
마이크론: 176단 3D 낸드를 혼자 개발
마이크론은 1세대 32단부터 3세대 96단까지 인텔과 공동 개발했으나, 4세대 128단과 5세대 176단은 마이크론 혼자 개발했습니다. 인텔과 결별하면서 셀 트랜지스터 기술도 바꿨습니다. 3세대까지는 플로팅 게이트 방식이었지만 4세대부터는 차티 트랩 방식을 썼습니다. 차지 트랩 방식의 3D 낸드 기술은 도시바가 만든 BiCS와 삼성의 RG가 있습니다. 마이크론은 RG를 썼는데, RG와 차지 트랩 방식의 조합은 인텔 외에 모든 낸드 플래시 메모리 대기업이 채택한 기술이기도 합니다.
마이크론은 2020년 11월 9일에 3D 낸드 플래시 메모리에서 가장 많은 176단 적층의 3D 낸드 기술을 개발, 출시한다고 발표했습니다. TLC 방식이라는 것만 알렸을 뿐 저장 용량/밀도/다이 면적/성능은 공개하지 않았습니다. 그러다 2020년 11월 30일의 기술 설명회에서 3D 낸드 플래시 메모리 기술 개발 상황을 발표했습니다. 176단의 3D 낸드 플래시 메모리가 88단을 하나의 스택(티어/데크)로 하여 2개의 스택을 쌓아 만듭니다. 플로팅 게이트에서 리플레이스먼트 게이트(RG)로 바꾸면서 1세대 TG인 128단 제품 개발에는 많은 시간이 필요했으나, 2세대인 176단은 매우 짧은 시간 안에 개발을 끝냈습니다.
또 3세대 플로팅 게이트와 4세대 이후의 RG 방식을 비교하면서, 100단 미만에서는 플로팅 게이트가 유리하지만 그 이상에선 RG가 더 낫다고 설명합니다. 플로팅 게이트에서 100단을 넘어서면 스케일링, 제조 비용, 전력, 성능에서 불리하다고 합니다.
3D 낸드 플래시 메모리의 저장 밀도는 계속해서 늘어나고 있습니다. 각 세대마다 워드라인의 적층 수는 1.33~1.5배로 늘었습니다. 앞으로는 200단 이상의 낸드 플래시가 나올 겁니다. 물론 만들기는 어렵지만 아직 한계는 멀었다는게 업계의 공통된 인식입니다.
Moria
