TSMC가 ISSCC에서 공정 기술의 미래를 전망

 

5nm 공정까지의 반도체 공정 기술이 어떻게 되는지. 첨단 프로세스의 상황을 TSMC가 ISSCC (IEEE International Solid-State Circuits Conference)에서 강연으로 발표했습니다. TSMC는 CPU 나 GPU, SoC 등을 제조하는 파운드리 중 가장 큰 회사이며, 현재 첨단 로직 공정에 남아있는 회사는 인텔, 삼성, 글로벌 파운드리, TSMC의 네개 뿐입니다. 그 중 파운드리 비즈니스 최대 규모를 갖춘 TSMC가 계획한 첨단 프로세스 기술은 상당히 중요한 의미를 가집니다.

 

반도체 회로 기술 학회인 ISSCC(샌프란시스코, 2월 5~9일)의 기조 강연에서 TSMC의 R&D를 총괄하는 Cliff Hou(Vice President R & D, TSMC)는 A Smart Design Paradigm for Smart Chips라는 제목으로 첨단 공정 기술의 동향을 전망했습니다. 반도체 회로 설계를 다루는 ISSCC에서 프로세스 기술에만 초점을 맞춘 강연은 흔치 않으나, 복잡해진 공정 기술에 대한 이해가 그만큼 중요해졌음을 상징합니다.

 

파운드리 공정 기술은 급격하게 노드 숫자가 줄어들고 있습니다. TSMC는 현재 16nm 공정을 제조하고 있지만 이미 10nm 프로세스의 초기 양산을 작년에 시작했고 올해엔 7nm 공정을 시작합니다. 그 다음 5nm 공정도 이미 시야에 들어왔습니다. 인텔 프로세스 로드맵만을 보면 14nm가 늦어지고 10nm도 느려질 것으로 보여 공정 미세화의 속도가 점점 늦춰질 것으로 보입니다. 그러나 파운드리의 로드맵에서는 반대로 미세화가 빨라지는 것으로 나타났습니다.

 

왜 파운드리의 로드맵은 이렇게 속도가 빠른 것일까요? 무어의 법칙이 한물 갔다는 건 거짓말일까요? TMSC의 ISSCC에서 강연을 보면 이 질문에 대한 대답이 있습니다.

 

 

공정 기술 로드맵

 

 

프로세스 미세화의 지표가 흔들리다

 

기존에 프로세스 미세화의 지표가 되는 건 디바이스의 크기. CPP(Contacted Poly Pitch) 또는 게이트 피치(Gate Pitch) × Mx (Metal Pitch), 즉 게이트 간격과 가장 좁은 메탈 배선의 간격이었습니다. 각 제조사의 로직 프로세스는 거의 CPP × Mx의 비율에 따라 노드 숫자가 붙습니다. 즉 28nm 공정은 기존 40nm에 비교해서 0.7x 정도 크기가 작아지는 것입니다.

 

 

각 제조사의 프로세스 노드 CPP (Contacted Poly Pitch) 또는 게이트 피치 (Gate Pitch) × Mx (Metal Pitch)의 크기 비교

 

그러나 현재 노드 숫자와 CPP × Mx의 값에는 큰 차이가 있습니다. 여러 제조사들이 CPP × Mx을 줄이는 건 물론 다른 요소를 동원해 실질적인 칩이나 회로 크기를 줄이려 합니다. 또 영역의 축소뿐만 아니라 성능 향상과 소비 전력 감소도 미세화에 의해서 실현하려 합니다.

 

 

TSMC가 ISSCC에서 제시한 슬라이드입니다. 파란 선은 로직 디바이스의 밀도, 빨간 선은 표준 셀 효율 (= 밀도)를 나타냅니다. 표준 셀은 반도체 설계에서 레고 블럭과도 같은 것으로 GPU와 CPU의 많은 부분이 표준 셀로 만들어집니다. TSMC의 슬라이드에 나온 셀 효율은 일정한 면적에 얼마나 표준 셀을 넣는지 밀도를 나타냅니다.

 

로직 디바이스의 스케일링은 16nm에서 10nm로 거의 2배가 되지만, 10nm에서 7nm는 2배가 되지 않습니다. 이것은 CPPxMx 스케일링 지표가 10nm에서 7nm로 줄어든 것만큼 변화하지 않았을 가능성을 보여줍니다. 

 

또한 10nm에서 7nm는 표준 셀 밀도도 떨어집니다. 따라서 이대로라면 일정 면적에 넣을 수 잇는 표준 셀의 발전이 없어 스케일링 규모가 작아집니다. 쉽게 말해서 16nm에서 10nm, 7nm로 변화해도 칩의 다이 크기는 기대한 만큼 작아지지 않고 제조 비용도 줄어들지 않는다는 것입니다.

 

 

인텔과 TSMC가 지향하는 표준 셀의 구조 개혁

 

그래서 TSMC는 표준 셀의 구조 자체를 바꾸는 것으로 이 문제를 해결했습니다. 일반 표준 셀은 PG (Power-Ground)의 파워 레일을 깔고, PG 레일 사이에 논리 회로를 밀어 넣습니다. 그동안은 Vdd와 Vss (GND)의 파워 레일 부분은 논리 회로를 배치 할 수 없었으나, 표준 셀의 구조를 바꾸고 PG와 셀을 오버랩시켜 표준 셀의 크기를 PG만큼 작게 할 수 있습니다.

 

 

일반 표준 셀의 구조
 

 

TSMC가 ISSCC에서 보여준 새로운 표준 셀 접근

 

 

표준 셀의 구조를 바꿈으로써 셀 밀도를 높이고 실질적으로 축소의 비율이 높아짐

 

TSMC는 이러한 표준 셀의 구조 개혁에 의해 셀 밀도를 높이고 실질적인 로직 칩의 밀도를 높일 수 있다고 말합니다. 그러나 이러한 종류의 셀 설계는 TSMC가 처음 시작한 건 아닙니다. 인텔은 이미 표준 셀 파워 레일과 오버랩 설계를 하고 있습니다. 이렇게 표준 셀 설계를 바꿔 CPP × Mx를 줄이는 것보다 로직 밀도를 더 개선할 수 있었습니다. 그래서 인텔은 웨이퍼 비용이 올라도 로직 밀도를 더 높임으로써 상승분이 상쇄된다고 주장합니다. 이번 TSMC의 발표는 인텔의 주장과도 같습니다.

 

이러한 표준 셀 설계의 개혁은 무엇을 나타내는 것일까요? 그 답은 간단합니다. 기존 스케일링의 지표인 CPP × Mx로 프로세스 미세화를 판단하던 시대는 끝났습니다. 앞으로는 표준 셀 설계를 비롯한 다른 요소도 고려하여 미세화를 생각해야 합니다. 그리고 이러한 요소를 포함해서 생각하면 지금의 파운드리 노드에 매겨진 숫자는 일리가 있으며, 미세화의 속도도 여전히 유지될 거란 점입니다.

 

그러나 표준 셀을 개발하는 ARM은 고밀도 스탠다드 셀 밀도를 높일 수 있지만 디자인은 사용하기 어렵다고 지적합니다. ARM 자체는 기존의 표준 셀을 제공해 나간다고 작년 10월의 ARM Techcon에서 설명했습니다.

 

TSMC의 Hou는 이 밖에도 ISSCC에서 표준 셀과 PG 그리드의 설계에 대해 언급했습니다. IR 드롭 전압 강하를 줄이기 위해 수직의 PG 라인을 2 중으로 설계. PG 라인을 2 중화하여 Via의 수를 늘립니다. 이것은 셀을 줄이는 방법은 아니나 설계의 안정성을 높여줍니다.

 

 

 

 

7nm 공정 이후 큰 문제가 되는 배선 저항

 

프로세스의 미세화는 로직 밀도 향상뿐만 아니라 성능 향상과 전력 절감도 중요합니다. 그리고 앞으로의 공정 기술에서는 배선이 가장 큰 문제입니다. TSMC의 Hou는 ISSCC의 강연에서 7nm 이후의 공정은 배선 저항이 중요하다는 견해를 나타냈습니다.

 

10nm보다 더 나아간 공정에서 배선 저항의 문제는 반도체 업계의 큰 과제입니다. 배선층의 미세한 배선에는 현재 구리가 사용 중입니다. 구리는 실리콘을 오염시키기에 배선은 배리어로 둘러싸며 또 라이너 층도 넣습니다. 배리어나 라이너는 지금까지 같은 재료를 유지해 두께가 변하지 않았습니다.

 

 

따라서 현재는 배선이 가늘어도 배리어와 라이너의 두께가 변하지 않아 내부 배선만 점점 가늘어지고 있습니다. 7nm가 되면 배리어와 라이너 아느이 배선이 심각하게 가늘어져 저항이 급격히 늘어납니다. TSMC에 따르면 7nm는 16nm 세대보다 배선 저항이 3 배 증가하나 5nm가 되면 7nm의 3배로 저항이 늘어납니다. 즉 5nm 세대의 배선은 16nm 세대보다 9배나 저항이 커집니다.

 

 

미세화에 따라 점점 늘어나는 배선 저항

 

 

최하층의 배선 지연 회로.

 

결과적으로 회로의 전체 딜레이에서 배선 지연이 차지하는 비중이 점점 높아집니다. 5nm 세대에서 배선 지연의 비율은 40%에 달할 것으로 전망됩니다. 즉 트랜지스터 지연보다 배선 지연이 지배적인 위치에 서게 됩니다. 이렇게 되면 CPU를 오버클럭하기 위해 전압을 올려 트랜지스터 속도를 높여도 전압이 늘어난 만큼 속도가 빨라지지 않습니다.

 

 

이 문제에 대한 해결책으로는 배리어와 라이너에 새로운 재료를 사용하는 방법이 있습니다. 다른 해결책으로는 수직 배선인 Via Pillar Insertion입니다. 반도체 공정의 배선층은 하층의 M1에서 M3가 매우 가늘고, 그 이상에선 굵어집니다. 따라서 어느 정도 떨어진 배선은 하층의 배선에 연결하는 것보다 위쪽의 배선층에 연결하는 게 배선 저항을 줄이는 방법입니다.

 

그러나 수직으로 연결하는 Via에도 저항이 있습니다. 그래서 TSMC는 Via를 이중으로 해 수직 방향 저항을 줄여 총 배선 저항을 줄이는 방법을 제안하고 있습니다. 이런 설명은 ARM Techcon에도 EDA 툴 제조사가 했던 적이 있습니다.

 

 

비아 필러로 배선 저항을 줄이는 방법

 

 

 

지연율을 낮춘 결과

 

 

TSMC는 이 외에도 FinFET 시대에서 문제되기 시작한 SRAM 셀 크기의 축소의 도전에 대한 대처와 TSMC가 IoT에서 신경쓰는 게이트 전압 수준의 오 저전력 프로세스를 향한 SRAM 셀, TSMC 비장의 카드라고도 말할 수 있는 Fan-Out Wafer Level Package(FO-WLP) 기술인 InFO를 사용한 로직 칩과 메모리 칩의 통합인 InFO-M, 그리고 딥 러닝을 적용해 설계 최적화를 수행하는 방식 등 다양한 측면에서의 기술 개발을 공개했습니다.

 

 

SRAM 컴파일러의 SRAM 셀 부분 최적화

 

 

초 저전력용 10T / 11T 등 SRAM을 포함한 SRAM 솔루션

 

 

앞으로의 전개가 주목되는 InFO-M

 

 

머신 학습 기반의 EDA 최적화