작은 칩을 모아 큰 칩을 만든다
무어의 법칙은 3단계가 있습니다. 여러 다이로 구성된 칩을 만드는 모듈화, 칩 설계의 완전 자동화까지 앞으로 반도체 칩이 나아갈 방향은 이 3단계에서 이루어진다고 예측합니다. 지금까지는 반도체 칩의 트랜지스터가 세대마다 두 배로 늘어난다는 2단계에 머물러 있었습니다. 그러나 이제는 무어의 법칙 2단계가 경제적으로 맞지 않아, 3단계의 시대로 넘어가게 됩니다.
미국의 과학 기술 발전을 지탱해온 미국 국방 고등 연구 계획국(Defense Advanced Research Projects Agency : DARPA)는 무어의 법칙 3단계를 따르는 사업을 진행 중입니다. 6월에 교토에서 개최된 반도체 기술 학회 2019 Symposia on VLSI Technology and Circuits에서 DARPA의 Bill Chappell(Special Assistant to the Director)는 자신이 이끌고 있는 DARPA의 Microsystems Technology Office(MTO)에 대해 설명했습니다.
무어의 법칙은 인텔의 설립자 중 한 명인 고든 무어가 1965년에 Electronics Magazine에 발표한 Cramming more components onto integrated circuits이라는 논문에서 시작됐습니다. 여기서 고든 무어는 반도체 칩 장치가 두 배로 늘어날 것이라 예측하며, 그게 어떤 영향을 줄 것인지를 이야기했습니다. 이 논문의 예상대로 반도체 칩의 트랜지스터 수는 1~2 년 간격으로 2배씩 늘어났습니다. 무어의 법칙-예측에 따라 반도체 칩의 발전이 계속됐습니다.
고든 무어는 무어의 법칙이 기술 뿐만 아니라 경제적인 한계가 될 수도 있음을 깨닫고 있었습니다. 무어의 법칙 3단계에서는 무어의 법칙에 한계가 왔을 때의 전망에 대해서도 이야기했습니다. 커다란 시스템을 따로따로 패키징에 서로 연결한 작은 기능(블럭)으로 바꾸는 게 더 경제적인 방법이 될 수도 있다고 예측한 것입니다. 고든 무어는 무어의 법칙이 계속해서 이어지지 않고 다른 방식의 접근이 나올 가능성도 이미 생각하고 있었습니다.
DARPA의 Bill Chappell은 현재 무어의 법칙이 변곡점(Moore 's Inflection)에 도달했다고 설명합니다. 무어의 법칙이 끝나지 않고, 고든 무어가 에측한 새로운 방식으로 바뀌어 나가고 있다는 이야기입니다. 여기에 맞춰서 DARPA는 전자 혁신의 새로운 계획(ERI, Electronics Resurgence Initiative)을 제시합니다. 여기에는 15억 달러의 예산을 투입합니다.
무어의 법칙의 변곡점에 대한 VLSI 심포지엄의 논문 다이제스트
비슷한 내용을 DARPA ERI 서밋에서도 설명합니다.
멀티 다이로 나아가는 프로세서 공급
현재 인텔, AMD, NVIDIA는 모두 프로세서를 여러 다이에 나누는 멀티 다이 구성을 진행 중입니다. AMD는 하이엔드 CPU의 멀티 다이를 이미 시작했으며 앞으로 3D 스택 시스템도 도입합니다. 인텔도 2.5D로 본격적인 전환을 앞두고 연구를 진행 중이며, 3D 스택의 멀티 다이도 진행합니다. NVIDIA 역시 멀티 다이의 연구를 진해 ㅇ중입니다.
대형 다이를 쓰는 프로세서를 개발하던 회사들이 일제히 멀티 다이로 향하는 이유는 앞서 말한대로 무어의 법칙이 변곡점을 맞이해서입니다. 지금까지 했던대로 무어의 법칙에 의존해 프로세서 성능을 '경제적으로' 올리기가 어렵습니다. 그래서 경제적으로 프로세서 성능을 높이는 가장 유력한 수단 중 하나인 멀티 다이에 시선을 돌리고 있습니다. 무어의 법칙 3단계의 예측처럼 프로세서를 여러 요소로 나눠 생산하고, 이를 연결해 칩을 만드는 게 경제적인 선택이 될 순간이 오게 됩니다.
DARPA는 여러 다이로 구성된 칩을 만드는 Common Heterogeneous Integration and IP Reuse Strategies (CHIPS) 프로그램을 추진 중입니다. 지금의 칩은 1개의 큰 다이에 CPU 코어와 다른 유닛이 모두 탑재됩니다. 다른 기능의 칩을 만드려면 새로운 큰 다이를 다시 설계해야 합니다. 이에 비해 CHIPS는 각각의 기능을 별도의 칩렛 다이로 미리 설계해두고, 칩을 만들 때는 여러 칩렛을 모아 하나의 패키지로 통합합니다. 각각의 칩렛은 표준 인터페이스로 연결합니다.
칩렛 조합으로 칩을 만드는 CHIPS
인텔은 CHIPS의 주요 파트너이자, 개방형 표준 인터페이스 개발에 협력하고 있습니다. CHIPS는 칩 공급 업체들이 표준 인터페이스를 사용해 범용 칩렛과 커스텀 칩렛을 통합해 독특한 제품을 만들 수 있도록 돕습니다. IP는 설계 데이터는 물론이고 칩렛으로고 제공합니다 CHIPS를 도입하면 칩의 설계와 제조 방법이 근본적으로 바뀌게 됩니다.
CHIPS는 특수한 기능을 탑재한 칩을 비교적 쉽게 만들 수 있습니다. 지금의 거대 다이는 재설계를 할 때마다 1개 칩 전체의 설계와 제조를 진행해야 하기에 범용성이 높은 구조를 지녀야 유리합니다. 반면 CHIPS는 각 칩마다 독특한 칩렛 구성을 넣을 수 있습니다. 거대한 단일 칩보다 경제적으로 유리하니, 특정 기능에 특화된 칩을 만들기 쉽습니다.
CHIPS가 현실이 되려면 칩렛 인터커넥트가 꼭 필요합니다. 저전력, 광대역, 고밀도, 저비용, 쉬운 제조가 가능한 인터커넥터가 필요합니다. 인터커넥트의 에너지 사용은 1 pJ/bit (picoJoule/bit) 이하, 밀도는 1Tbits/mm 이하를 지켜야 합니다. DARPA가 CHIPS의 파트너로 인텔을 고른 건 인텔이 이미 Embedded Multi-die Interconnect Bridge (EMIB)라는 기술을 갖고 있어서입니다.
EMIB는 TSV 인터포저를 쓰지 않고 고밀도 칩 사이의 배선을 실현합니다. EMIB는 다이 사이의 인터커넥트 부분만 매우 작은 면적의 브릿지 칩에 연결합니다. 다이 사이를 연결하는 작은 FCBGA 기판을 일반 패키지에 넣는데, 지금의 HBM 같은 2.5D 연결에서는 Through Silicon Via (TSV) 홀을 뚫어 실리콘 인터포저를 써서 연결하나 EMIB로 대체가 가능합니다.
EMIB는 실리콘 인터보자 저렴하며, 실리콘 인터포저처럼 공간의 제약이 없고, 다이 사이의 인터커넥트 외에는 인터포저를 통과시킬 필요가 없기에 오픈 칩 연결의 신호 품질이 유지됩니다. 그러나 패키지에 보두 신경을 써야하며, 초기 단계에선 수율이 문제가 될 수도 있습니다. 인텔과 패키지 제조사는 이런 문제를 해결하면 CHIPS 프로젝트를 진행 중입니다. 인텔 제품 중에선 서버 CPU에 EMIB를 사용한 칩렛을 추진하고 있습니다.
여러 프로젝트를 병행하는 ERI
ERI는 이 외에도 다양한 프로젝트를 진행 중입니다. 칩렛과 반대로 하나의 다이에 수직으로 기능을 통합하는 3D 구조, Three Dimensional Monolithic System-on-a-Chip (3DSoC)가 있습니다.
로직과 비휘발성 메모리를 적층한 원칩 시스템을 목표로 하는데, 로직에는 탄소 나노 튜브 FET(CNEFT), 그 위에 4GB의 ReRAM 메모리를 적층하는 프로젝트입니다.
FRANC (Foundation Required for Novel Compute)는 메모리 컴퓨팅에서의 변화입니다. 기존의 컴퓨터 아키텍처에선 데이터를 프로로세싱 영역까지 운반해야 하며, 데이터 양이 늘어날수록 데이터 트래픽에 전력을 많이 소모합니다. 그래서 아예 메모리에서 컴퓨팅을 수행하는 방법을 고안 중입니다.
또 다른 프로젝트 중에는 설계 자동화 CRAFT (Circuit Realization at Faster Timescales)가 있습니다. NVIDIA의 rC 17/18 연구용 칩이 이 프로젝트를 통해 실현됐습니다.
차트 프로세싱 HIVE (Hierarchical Identify Verify Exploit, 또 초 저전력 설계 N-ZERO도 있습니다.
DARPA는 무어의 법칙이 전환점을 맞아 제 3단계에 접어들었다고 봅니다. 지금까지는 거대한 반도체 칩을 어떻게 만드는지를 연구했으나, 앞으로는 이 근본적인 사상이 바뀔 가능성이 있습니다. 이 새로운 접근 방식을 탐구하는데 많은 투자가 이루어지고 있으며, 인텔, AMD, NVIDIA가 멀티 다이를 시작한 배경에도 DARPA의 이런 연구와 노력이 있습니다.
3등항해사
가네샤
