5nm 프로세스가 드디어 보이기 시작하다
5nm 공정 세대의 트랜지스터는 현재와 크게 구조가 바뀔 가능성이 있습니다. 현재의 트랜지스터는 Fin을 세우는 FinFET을 사용합니다. 그러나 5nm 이후의 프로세스는 얇은 튜브를 수직으로 세우는 Nanowire나 긴 시트 모양의 Nanosheet가 도입될 가능성이 있습니다. 그 중에서도 주목을 받는 건 지난달에 정식 발표된 Nanosheet입니다.
나노시트는 6월에 개최된 반도체 학회인 2017 Symposia on VLSI Technology and Circuits에서 IBM, 삼성전자, 글로벌 파운들 등의IBM 동맹에 의해 발표되었습니다. 겉보기에 층을 겹친 평평한 스택 구조의 트랜지스터입니다. FinFET 다음의 기술로는 나노와이어와 함께 나노시트가 유망해 보입니다.
VLSI Symposia의 발표에서는 나노시트의 구조에 대해 FinFET을 90도로 돌렸다고 비유했습니다. 트랜지스터 소스 - 드레인이 90도 수직을 구성, 채널 부분의 단면을 보면 이 비유를 잘 알수 있습니다. FinFET에서는 채널을 수직으로 세운 구조입니다. FinFET의 핀 모양의 채널을 90도 옆으로 돌려 채널이 수평으로 위치하는 것이 나노시트입니다.
FinFET에서 채널을 90도 회전하면 나노시트가 됩니다.
현재 FinFET에서 구동 성능을 높인 트랜지스터는 다중 채널 구조로 되어 있으며, 여러 핀을 다수 세웠습니다. 멀티 핀을 90도 옆으로 돌리면 적층 구조의 나노시트가 됩니다. 채널의 구조를 보면 FinFET을 90도 회전시킨 것이 나노시트라 볼 수 있습니다. 물론 실제론 그렇게 간단하지 않지만 90도 회전은 나노시트의 개념을 잘 나타내고 있습니다.
재미있는 건 원래 FinFET 자체가 지금까지의 평면 트랜지스터를 90번 돌린거라는 식으로 설명했다는 점입니다. 평면 FET에서는 채널이 평면 위에 생성되며 그 위에 한 방향으로 게이트가 생성됩니다. FinFET은 평면이었던 채널을 수직으로 90도 돌려 트라이 게이트를 세웠습니다. 채널의 대부분을 실리콘 기판으에서 분리해 누설 전류를 억제하고 트라이 게이트로 게이트 폭을 늘렸습니다.
평면에서 채널을 90도 회전시킨 FinFET
게이트 올 어라운드가 된 나노시트 트랜지스터
FinFET에서 90도 돌린 나노시트는 기존의 FinFET에 없던 장점이 몇가지 있습니다. 먼저 FinFET가 채널의 3방향을 게이트로 둘러싼 트라이 게이트 구조인데 비해, 나노시트는 채널을 4방향, 360도로 완전히 게이트로 둘러싼 GAA (Gate All Around)가 됩니다. 숏 채널 효과가 억제돼 누설 전류가 더욱 억제되며 게이트 폭이 넓어져 트랜지스터의 구동 능력이 높아집니다.
트랜지스터의 Weff (Effective Channel Width : 실효 채널 폭)을 비교하면 다음과 같습니다. FinFET의 경우 핀의 높이 (Fin Height) × 2 + 핀의 두께 (Fin Thickness)가 실효 게이트 폭입니다. 이에 비해 나노시트의 폭 (Nanosheet Width) × 2 + 나노시트의 두께 (Nanosheet Thickness) × 2가 나노시트의 실효 게이트 폭입니다. FinFET은 핀의 간격을 패키징하기 어렵기에 멀티 핀에선 크기가 늘어납니다. 반면 나노시트는 나노시트의 폭 자체가 그 크기가 됩니다. FinFET와 같은 크기라면 나노시트는 3층, 1.3배의 Weff (Effective Channel Width)가 나옵니다.
FinFET과 Nanosheet 구조의 차이
FinFET과 나노시트는 디바이스 폭이 같아도 나노시트가 실효 채널 폭이 넓어집니다. 50nm의 선폭으로 비교하면 단일 스택 나노시트가 1.3배의 Weff (Effective Channel Width)를 냅니다.
나노시트는 FinFET에 비교해서 높이도 줄어듭니다. FinFET은 수직으로 채널을 세우니 핀의 두께(Dfin : Fin Thickness)가 노광 기술 (Lithography)에 의존하지만, 수평의 나노시트에서 두께(NS Thickness)는 박막 생성 기술 (Epitaxy)에 따라 정해집니다. 단순히 말해서 반도체 공정에선 수직 가공이 수평 가공보다 난이도가 높습니다. 광학적으로 수직 구조를 미세화하는 것보다, 수평으로 미세한 필름을 만드는 것이 기술적으로 간단하기에 높이를 억제할 수 있습니다.
나노시트의 제조 공정. 나노시트 레이어를 생성하고 나노시트 핀을 패터닝.
FinFET 양자화의 제약에서 벗어나는 나노시트
FinFET의 Width Quantization(폭 양자화)에서 벗어날 수 있다는 것도 나노시트의 장점입니다. FinFET은 핀의 숫자대로 채널 폭 (게이트 폭)이 늘어나 성능을 향상시키기에 게이트 폭이 일정 크기로 늘어납니다. 채널 폭의 핀 수는 일정 크기를 확보하는 Width Quantization(로 게이트 폭이 늘어나, FinFET의 크기를 늘리는 데 제약이 됩니다.
FinFET는 양자화 때문에 게이트 폭을 정수 단위로만 조정해야 하니, 핀의 배정을 포함한 라이브러리 셀 설계의 자유도가 제한됩니다. 예를 들어 FinFET는 싱글 핀의 2.5배 채널 폭 구동력이 필요한 회로라면 3개의 핀이 필요합니다. 반면 나노시트는 채널 폭을 자유롭게 설정할 수 있습니다. 최적의 성능과 전력의 채널 폭을 선택할 수 있어 결과적으로 표준 셀의 면적을 최소화합니다.
트랜지스터의 풋 프린트를 최적화 할 수 있어 표준 셀 높이를 줄여줍니다
노광 패턴의 난이도를 낮춰 미세화 장벽이 낮아진다는 게 나노시트의 장점입니다. 7nm 공정 세대에서는 핀을 만드려면 SAQP (Self-Aligned Quadruple Patterning)을 쓰는데, 가장 좁은 금속층은 2세대 7nm EUV (Extreme Ultraviolet)의 싱글 패터닝으로 가공합니다. 핀처럼 패턴이 갖춰진 부분은 SAQP에 적합하며, EUV보다 SAQP가 핀의 균일도가 높습니다. 하지만 5nm 이후에선 패턴의 난이도가 더 높아집니다. 나노시트는 FinFET에 비해 피치가 느슨해 패터닝도 쉽습니다.
이렇게 보면 평면에서 FinFET, 그리고 나노시트로 전환하면서 트랜지스터 구조를 90도 회전시키는 부분이 중요함을 알 수 있습니다. FinFET은 2차원의 평면에서 트랜지스터를 90도 돌려 풋 프린트의 채널 폭을 넓혀 성능을 향상시켰습니다. 나노시트에서는 멀티 채널 FinFET을 90도 돌려 채널 폭을 넓혀 성능을 올립니다.
평면에서 FinFET, 다시 나노시트의 변화
3개의 트랜지스터 후보가 나온 5nm 공정
VLSI Symposia의 발표는 CPP (Contacted Poly Pitch)가 44 / 48nm의 나노시트를 시험 생산했다고 공개했습니다. 44 / 48nm의 CPP는 파운드리의 EUV 버전 7nm 공정에서 전망하는 스펙입니다. 무엇보다 나노시트가 대상으로 삼은 건 5nm 이후의 미세 공정입니다. 5nm 이하로 미세화하면 FinFET을 사용하는 경우 핀을 더 가늘게 해야 하며 비율도 높여야 합니다. 제조의 어려움이 늘어나 격차도 늘어날 가능성이 있습니다.
7nm 공정을 염두에 둔 나노시트의 이번 발표
게이트 피치 또는 CPP가 48nm이 나노시트. 게이트 길이는 12nm, 나노시트 스텍은 5nm
작년(2016 년) 12월의 반도체 학회 IEDM (IEEE International Electron Devices Meeting) 시점에서 5nm 프로세스는 FinFET 또는 실리콘 나노와이어라 했습니다. 지금은 여기에 나노시트가 추가됐습니다. 사실 5nm 공정에서도 FinFET 세대와 새로운 트랜지스터 세대의 두가지로 나뉠 가능성도 있습니다.
중앙이 나노와이어. 나노와이어는 얇은 와이어 모양의 게이트 올 어라운드 구조로, 5nm는 4 와이어 정도를 스택할 필요가 있습니다.
인텔과 다른 파운드리의 프로세스 노드 차이
여기에서 언급하는 nm는 인텔 외에 다른 파운드리의 기준입니다. 지금 인텔과 다른 파운드리는 프로세스 노드의 숫자와 실제 디바이스의 크기가 크게 다릅니다. 인텔과 다른 파운드리의 크기를 비교하면 아래 그림과 같습니다. 인텔의 7nm와 다른 파운드리의 5nm가 거의 비슷한 수준이 될 가능성이 높습니다.
인텔과 다른 파운드리의 프로세스 노드 크기를 비교
파운드리 공정 기술은 현재 1년마다 새로운 프로세스가 등장하고 있습니다. 작년에 리스크 생산을 시작한 10nm 공정은 올해 (2017 년), 양산으로 전환하고 있습니다. 그리고 EUV 노광을 사용하지 않는 7nm 공정이 올해 출시돼 내년 (2018 년)에 양산에 들어갑니다. 뒤이어 EUV 버전 7nm 공정이 내년 출시되며 2019년에 양산을 예상하고 있습니다. 까다로운 건 7nm 공정에 두 가지 버전이 있다는 것입니다.
파운드리의 프로세스 이행
5nm는 현재 2020년에 출시 예정입니다. 나노시트는 이때를 목표로 합니다. 그러나 이것도 7nm처럼 여러 공정으로 나올 가능성이 있습니다. FinFET에서 시작해 나노와이어와 나노시트로 전환해 나가는 패턴입니다. 사실 5nm에서 배선층에 또 다른 재료를 도입한다면, 출시 일정은 달라질 가능성이 있습니다.