10nm 공정 시절, 인텔의 트랜지스터 밀도는 1제곱mm당 1억 600만 개였습니다. 삼성과 TSMC의 두배지요.
7nm에서 인텔은 1억 8천만개, TSMC는 9700만개, 삼성은 9500만개입니다. 5nm에서 인텔은 3억 개를 예상하지만 TSMC는 1.73억개, 삼성은 1.27억개라고 합니다.
인텔이 되게 높은 목표를 갖고 있다는 건 알겠는데, 그러나 저러나 그 공정으로 양산이 가능해야 비교에 의미가 있을텐데 말이죠..
컴퓨터 / 하드웨어
:
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소식
2021.07.14 03:09
삼성 3nm의 트랜지스터 밀도는 인텔 7nm보다 떨어짐
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에휴 그저 추텔 -
삼성도 이제 기술력이 점점 벌어지나요.. -
얼마전에 삼성이 4나노를 5나노 파생이 아니라 새롭게 한다고 했었거든요. 제 기억에 3나노가 풀노드로 아는데 밀도 상승이 1.5배라고 적어둔 것을 보면 디지타임스에서 하프노드인 4나노의 밀도와 혼동했을 가능성이 있어보이네요. -
우리들 손에 쉽게 들어오는 양산품 최고의 밀도는 TSMC일 것 같습니다. -
구래서 양산은 언제하나요 인텔아조시??? -
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삼파 3nm 밀도 후달리는건 예전부터 삼파 오피셜이었고, (7nm->3nm가 풀노드급 밀도 향상)
https://www.extremetech.com/computing/291507-samsung-unveils-3nm-gate-all-around-design-tools
최근 홍보 웹사이트에서는 급기야 7nm대비 하프노드급인 5nm 수준까지 떡락한 상황이라 뭐 밀도면에서는 어지간히 망한건가 싶네요.
https://www.samsung.com/semiconductor/sustainability/super-gap-technology-turns-the-world-green/
https://www.techspot.com/news/90380-samsung-3nm-process-might-coming-next-year-but.html
사실 홍보 사이트 내용상으론 밀도 뿐만 아니라 전력/성능 다 3nm+GAA까지 도입한거 치고 형편없는 수준이지만요.
그건 그렇고 인텔이야 애초에 이 기사를 자기네들이 낸 것도 아니고 그냥 루머와 추측일 뿐인데 의미가 있고 뭐고 할 게 없죠.
그나마 7월 27일에 한다는 웹캐스트에서 뭐라도 공식적인 정보가 나오기라도 하면 모를까요. -
로직 면적 -25%는 이미 양산 개시 한참 전인 2019년부터 이미 -25%라고 보도자료를 냈기 때문에 새로운 정보도 아니고 나중에 슬쩍 말 바꾼 것도 아닙니다.
그리고 '면적'이랑 '트랜지스터 밀도'랑은 좀 많이 다르죠. -
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"면적" 이 아니라 "로직 면적" 이면 그냥 트랜지스터 밀도에 의존하는거고, 그나마 스케일링이 잘 되는 로직이 면적상 25% 감소면 딱히 더 볼게 없는거 같은데요.
그리고 대체로 그렇지만 저렇게 기술적인 내용도 제대로 없는 홍보자료들은 애초에 면적이건 밀도건 엄밀한 의미로 쓰지도 않구요.
그리고 2019년에 3nm PPA 타겟이 저모양이었던건 대체 어디서 나온건지 모르겠습니다만, 2019년에 나온 삼성 프레스 내용이 "5nm" 기준으로, 똑같은 단어를 써서 PPA 타겟이 딱 저거에요.
https://news.samsung.com/global/samsung-successfully-completes-5nm-euv-development-to-allow-greater-area-scaling-and-ultra-low-power-benefits -
아 제가 기사 내용을 잘못 보고 갖고 왔네요. 5nm 맞습니다.
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개인적으론 걍 오표기가 아닌가 싶은 게 만약 3GAA가 진짜 7nm LPP 대비 저 정도 개선이라면 5LPE 수준인 게 아니라 5LPE'보다도' 못한 게 되어버려서요.
성능 10% 전력 20% 면적 25%가 제가 알기로 5LPE 발표시에 주장했던 개선치로 알고 있는데 3GAA가 저 정도라면 3GAA의 모태가 될 (실상 4nm 백엔드 유지하고 GAA만 넣고 퉁칠 가능성이 높으니) 4nm 또한 5nm랑 질적으로 다를 게 없단 얘기가 되어 버리니까요.
저 내용대로면 모든 게 3nm=4nm=5nm란 얘긴데 이건 핀펫이니 GAAFET이니 풀노드니 하프노드니 이런 얘기 다 집어치우고 그냥 일반인들의 상식수준에서도 이해하기 어려운 결과입니다. -
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삼성 DS 영어 웹사이트 PPA 는 7nm -> 5nm로 가는 표기 오류죠. 5nm의 PPA개선치랑 완전히 같으니.
3nm PDK 발표당시에 PPA 35%상승, 50% 감소, 45%감소라고 한게 더 맞죠. -
트랜지스터 밀도 N7 96.5>>7LPP 95 라니 또 무슨 케케묵은 떡밥인가 봤더니 출처가....끄덕끄덕.
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뭐 일단 인텔 1276은 삼성 3GAA보다 1년 가까이 더 걸리긴 합니다. 당장 미즈호 추정 EUV구매량만 봐도 같은 시기에 나올수가 없음.
삼파 3GAA의 경우야 이미 작년에도 TSMC 3nm보다 밀도 후달릴걸로 나오고 있었는데, 대신 새로운 전류 채널 등으로 특성이 더 좋을수 있지 않는가...뭐 이정도이긴 했습니다. 삼전 입장에서야 점유율을 더 가져오진 못해도 매출만 늘어나주면, 나중엔 파운드리와 팹리스간 생태계 구성은 가능하니 당분간 이렇게만 해 줘도 나쁘진 않습니다. -
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삼성이 많이 밀리긴 밀리네요.
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출처가 디지타임스가 무작정 믿기도 그렇죠.
디지타임스가 대만IT매체이고, 삼성 관련 이야기만 나오면 흑색 선전이 기본이라서 걸러서 들을 필요는 있습니다. -
삼성이야 후발주자 입장에서 쫒아가고 있는 입장이고
출처가 TSMC 홍보실이다 보니, TSMC에서 쫄리나 보군요 -
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그 '디지타임즈' 자료 네요.
한차례 걸러서 보셔야 합니다 -
인텔이 냈다면 추텔이 맞긴 하겠으나... 디지타임즈가 낸 자료라 좀 의아하네요. 삼성까기인가... -
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?? : 여러분이게 바로 폰cpu라는 겁니다
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디지타임즈가 대만회사인가요? -
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대만 IT 전문 매체 입니다.
특히 TSMC의 입김을 많이 받는 매체죠.
TSMC 만의 소식 또는 삼성이 포함되지 않은 소식은 상당히 신뢰성이 높은 기사가 나오는 반면, 삼성만 나왔다 싶으면 흑색 선전으로 삼성을 까는데 바쁜 매체이기도 합니다.
뭐, TSMC과 실질적으로 위협적인 경쟁 기업이 삼성 파운드리 말고는 없으니 어찌보면 당연하지만요. -
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제 사견으로는 GAA등이 적용되는 3nm에서 밀도비례가 추측이 되는가,(많이 달라지는 구조) 그리고 5나노와의 추세선이 의미있나 싶네요. 젤 중요한건 양산시점에서의 밀도와 효율이죠.
거기에 디지타임스의 tsmc 추세선은 말도안되네요 3에서 2가 저런 밀도달성이 될리 없잖아요 -
Moria 2021.07.14 14:51
디지타임즈는 하도 구라를 많이쳐서 영 못믿겠네요ㅋㅋ -
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아니 인텔7nm가 그정돈가요..
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우리집 황금돼지 있지렁
가져와봐 -
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인텔 7나노 밀도 수치가 정확하지 않아 보입니다.
인텔은 새로운 공정 도입 마다 2배씩 증가합니다.
그러므로 밀도가 200mm2 정도는 되어야 해요
그래서 저 수치가 정확하지 않은 것 같아요. -
'디지타임스'잖아요.
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양산이 되어야 의미가... 10nm도 이제서야 겨우 궤도에 오른 판이니..
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제가 잘 몰라서 그러는데 그럼 삼성의 3nm == tsmc의 5nm 정도 된다고 보면 될까요?
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프로발표러 Intel
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인텔의 노드계산법은 순수 tr집적도라 10->7나노시 집적도가 2배가 되어야 합니다.
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7nm+++ 로 가나요? -
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디지타임즈라 걸러서 보기보단 남들 시선이 저러니까 삼성도 알아서 잘 홍보하길 바래봅니다.
현실은 일드개선도 안되서 그거 잡는게 우선인거 같은데 말이죠..;;
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